JPH0719165Y2 - マルチチップ構造 - Google Patents
マルチチップ構造Info
- Publication number
- JPH0719165Y2 JPH0719165Y2 JP1988164104U JP16410488U JPH0719165Y2 JP H0719165 Y2 JPH0719165 Y2 JP H0719165Y2 JP 1988164104 U JP1988164104 U JP 1988164104U JP 16410488 U JP16410488 U JP 16410488U JP H0719165 Y2 JPH0719165 Y2 JP H0719165Y2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bumps
- bump
- chips
- printed board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】 〔概要〕 第１と第２のチップを重ね合わせ、第１と第２のチップ
との接続が可撓性のプリント板のパターン配線によって
行うように形成されたマルチチップ構造に関し、 基板に於けるチップの実装効率を向上させると共に、軽
量化を図ることを目的とし、 第１のバンプが形成された第１のチップと、第２のバン
プが形成され、該第１のチップより外形の小さい第２の
チップと、パターン配線を有する可撓性のプリント板と
を備え、該第１のバンプと該第２のバンプとが同一方向
に配列されるよう該第１のチップの中央部に該第２のチ
ップが重ね合わせられると共に、該プリント板が該第２
のチップに重ね合わせられ、該第１と第２のバンプ間の
接続、および、該第１と第２のバンプのそれぞれに入出
力される信号の接続を行うリードが該パターン配線によ
って形成されるようにする。
との接続が可撓性のプリント板のパターン配線によって
行うように形成されたマルチチップ構造に関し、 基板に於けるチップの実装効率を向上させると共に、軽
量化を図ることを目的とし、 第１のバンプが形成された第１のチップと、第２のバン
プが形成され、該第１のチップより外形の小さい第２の
チップと、パターン配線を有する可撓性のプリント板と
を備え、該第１のバンプと該第２のバンプとが同一方向
に配列されるよう該第１のチップの中央部に該第２のチ
ップが重ね合わせられると共に、該プリント板が該第２
のチップに重ね合わせられ、該第１と第２のバンプ間の
接続、および、該第１と第２のバンプのそれぞれに入出
力される信号の接続を行うリードが該パターン配線によ
って形成されるようにする。
本考案は第１と第２のチップを重ね合わせ、第１と第２
のチップとの接続が可撓性のプリント板のパターン配線
によって行うように形成されたマルチチップ構造に関す
る。
のチップとの接続が可撓性のプリント板のパターン配線
によって行うように形成されたマルチチップ構造に関す
る。
電子機器の構成に広く用いられている半導体回路網が形
成されたチップは、最近では、高密度実装化により小型
化が図られるようになった。
成されたチップは、最近では、高密度実装化により小型
化が図られるようになった。
したがって、これらのチップを基板に実装する場合は、
チップの実装効率を良くすることで電子機器の構成が極
力小型化されるように形成されることが望まれる。
チップの実装効率を良くすることで電子機器の構成が極
力小型化されるように形成されることが望まれる。
従来は第４図の従来の説明図に示すように構成されてい
た。第４図の（ａ）（ｂ）は側面断面図である。
た。第４図の（ａ）（ｂ）は側面断面図である。
第４図の（ａ）に示すように、パッケージ12にチップ１
が埋設され、ワイヤ13によってチップ１に接続されたリ
ード端子14が基板10に形成されたパッド10Aに半田付け
されることで実装されるように構成されていた。
が埋設され、ワイヤ13によってチップ１に接続されたリ
ード端子14が基板10に形成されたパッド10Aに半田付け
されることで実装されるように構成されていた。
また、（ｂ）に示すように、チップ１にはバンプ３を設
け、バンプ３が基板11に形成されたパッド11Aに半田付
けされることで実装されるように形成される場合もあ
る。
け、バンプ３が基板11に形成されたパッド11Aに半田付
けされることで実装されるように形成される場合もあ
る。
この場合は、基板11がセラミック材によって形成され、
通常、熱膨張係数がチップ１とほぼ同等になるように形
成されている。
通常、熱膨張係数がチップ１とほぼ同等になるように形
成されている。
したがって、（ａ）（ｂ）のいづれの場合も、基板10,1
1には各々のチップ１に対応したパッド10A,11Aの配設が
必要となる。
1には各々のチップ１に対応したパッド10A,11Aの配設が
必要となる。
しかし、このような各々のチップ１に対応したパッド10
A,11Aの配設を基板10,11に形成し、基板10,11にチップ
１を併設する平面的な実装では基板10,11に多数のチッ
プ１を実装する場合、実装密度の向上を図るには限界が
あり、高実装密度化が得られない。
A,11Aの配設を基板10,11に形成し、基板10,11にチップ
１を併設する平面的な実装では基板10,11に多数のチッ
プ１を実装する場合、実装密度の向上を図るには限界が
あり、高実装密度化が得られない。
特に、（ａ）に示すようなパッケージ12によって実装を
行う場合は、外形が大きくなり、かつ、重量が増加する
ことになる問題を有していた。
行う場合は、外形が大きくなり、かつ、重量が増加する
ことになる問題を有していた。
そこで、本考案では、基板に於けるチップの実装効率を
向上させると共に、軽量化を図ることを目的とする。
向上させると共に、軽量化を図ることを目的とする。
第１図は本考案の原理説明図である。
第１図に示すように、第１のバンプ３が形成された第１
のチップ１と、第２のバンプ４が形成され、該第１のチ
ップ１より外形の小さい第２のチップ２と、パターン配
線を有する可撓性のプリント板５とを備え、該第１のバ
ンプ３と該第２のバンプ４とが同一方向に配列されるよ
う該第１のチップ１の中央部に該第２のチップ２が重ね
合わせられると共に、該プリント板５が該第２のチップ
２に重ね合わせられ、該第１と第２のバンプ3,4間の接
続、および、該第１と第２のバンプ3,4のそれぞれに入
出力される信号の接続を行うリード６が該パターン配線
によって形成されるようにする。
のチップ１と、第２のバンプ４が形成され、該第１のチ
ップ１より外形の小さい第２のチップ２と、パターン配
線を有する可撓性のプリント板５とを備え、該第１のバ
ンプ３と該第２のバンプ４とが同一方向に配列されるよ
う該第１のチップ１の中央部に該第２のチップ２が重ね
合わせられると共に、該プリント板５が該第２のチップ
２に重ね合わせられ、該第１と第２のバンプ3,4間の接
続、および、該第１と第２のバンプ3,4のそれぞれに入
出力される信号の接続を行うリード６が該パターン配線
によって形成されるようにする。
このように構成することによって前述の課題は解決され
る。
る。
即ち、第１のチップ１に形成された第１のバンプ３と、
第２のチップ２に形成された第２のバンプ４とが同一方
向に配列されるよう該第１のチップ１の中央部に該第２
のチップ２を重ね合わせ、更に、該第２のチップ２には
パターン配線を有する可撓性のプリント基板５を重ね合
わせることで該パターン配線によって該第１と第２のバ
ンプ3,4間の接続、および、該第１と第２のバンプ3,4の
それぞれに外部からの信号の接続を行うリードが形成さ
れるようにしたものである。
第２のチップ２に形成された第２のバンプ４とが同一方
向に配列されるよう該第１のチップ１の中央部に該第２
のチップ２を重ね合わせ、更に、該第２のチップ２には
パターン配線を有する可撓性のプリント基板５を重ね合
わせることで該パターン配線によって該第１と第２のバ
ンプ3,4間の接続、および、該第１と第２のバンプ3,4の
それぞれに外部からの信号の接続を行うリードが形成さ
れるようにしたものである。
したがって、実装すべき基板には第１と第２のチップ1,
2が重ねられることで行われることになり、従来のチッ
プが実装面に併設することで平面に実装される場合に比
較して、実装スペースが約1/2となり、かつ、パッケー
ジなどが不要となり、軽量化および高密度実装化が図れ
ることになる。
2が重ねられることで行われることになり、従来のチッ
プが実装面に併設することで平面に実装される場合に比
較して、実装スペースが約1/2となり、かつ、パッケー
ジなどが不要となり、軽量化および高密度実装化が図れ
ることになる。
以下本考案を第２図および第３図を参考に詳細に説明す
る。第２図は本考案による一実施例の説明図で、（ａ）
は平面図，（ｂ）は（ａ）のA-A′断面図，（ｃ）は基
板に実装した時の要部側面図，第３図の（ａ）〜（ｃ）
は本考案のプリント板の製造工程図である。全図を通じ
て、同一符号は同一対象物を示す。
る。第２図は本考案による一実施例の説明図で、（ａ）
は平面図，（ｂ）は（ａ）のA-A′断面図，（ｃ）は基
板に実装した時の要部側面図，第３図の（ａ）〜（ｃ）
は本考案のプリント板の製造工程図である。全図を通じ
て、同一符号は同一対象物を示す。
第２図の（ａ）に示すように、第１のバンプ３が設けら
れた第１のチップ１の中央部に第２のバンプ４が設けら
れた第２のチップ２を重ね合わせ、更に、ポリカーボ材
より成るフィルム5Dにリード６が形成された可撓性を有
するプリント板５が重ね合わせることで構成されたもの
である。
れた第１のチップ１の中央部に第２のバンプ４が設けら
れた第２のチップ２を重ね合わせ、更に、ポリカーボ材
より成るフィルム5Dにリード６が形成された可撓性を有
するプリント板５が重ね合わせることで構成されたもの
である。
また、フィルム5Dには第２のチップ２の外周に合致し、
第２のバンプ４を露出させる貫通穴5Aと、第１のチップ
１に配列された第１のバンプ３を露出させる貫通穴5B
と、それぞれのリード６を露出させる貫通穴5Cとが設け
られている。
第２のバンプ４を露出させる貫通穴5Aと、第１のチップ
１に配列された第１のバンプ３を露出させる貫通穴5B
と、それぞれのリード６を露出させる貫通穴5Cとが設け
られている。
そこで、第１と第２のチップ1,2間を接続する場合は６
−１に示すリード６が（ｂ）に示すように、貫通穴5Bを
通して第１のバンプ３に、貫通穴5Aを通して第２のバン
プ４にそれぞれボンディングされることで行われる。
−１に示すリード６が（ｂ）に示すように、貫通穴5Bを
通して第１のバンプ３に、貫通穴5Aを通して第２のバン
プ４にそれぞれボンディングされることで行われる。
また、第１と第２のチップ1,2間を接続し、更に、外部
に接続する場合は６−２に示すリード６が前述のように
第１と第２のバンプ3,4にボンディングされることで行
われ、第１のチップ１または、第２のチップ２を外部に
接続する場合は６−３または６−４に示すリード６がそ
れぞれ同様に第１と第２のバンプ3,4にボンディングさ
れることで行われる。
に接続する場合は６−２に示すリード６が前述のように
第１と第２のバンプ3,4にボンディングされることで行
われ、第１のチップ１または、第２のチップ２を外部に
接続する場合は６−３または６−４に示すリード６がそ
れぞれ同様に第１と第２のバンプ3,4にボンディングさ
れることで行われる。
このような６−２〜６−４に示すリード６は（ｃ）に示
すように貫通穴5Cを通して実装すべき基板10,11のパッ
ド10A,11Aに半田付けすることが行われる。
すように貫通穴5Cを通して実装すべき基板10,11のパッ
ド10A,11Aに半田付けすることが行われる。
したがって、重ね合わせられた第１と第２のチップ1,2
のそれぞれの第１と第２のバンプ3,4を６−１〜６−４
に示すリードによって接続し、６−２〜６−４に示すリ
ード６がパッド10A,11Aに半田付けされることで基板10,
11には第１と第２のチップ1,2を重ね合わせることで実
装させることができる。
のそれぞれの第１と第２のバンプ3,4を６−１〜６−４
に示すリードによって接続し、６−２〜６−４に示すリ
ード６がパッド10A,11Aに半田付けされることで基板10,
11には第１と第２のチップ1,2を重ね合わせることで実
装させることができる。
尚、このような構成では、チップを構成するテクノロジ
ーが異なったり、または、チップのサイズの制限によっ
て同一のシリコンチップ上に組み込みが行えないような
複数のチップを１チップ化相当に構成することができ、
例えば、メモリとロジック、アナログとロジックなどを
構成することが行える。
ーが異なったり、または、チップのサイズの制限によっ
て同一のシリコンチップ上に組み込みが行えないような
複数のチップを１チップ化相当に構成することができ、
例えば、メモリとロジック、アナログとロジックなどを
構成することが行える。
更に、第１と第２のチップ1,2間の接続路が短く形成さ
れることになり、高速化による電気特性の向上が図れ
る。
れることになり、高速化による電気特性の向上が図れ
る。
また、このようなプリント板５は第３図の（ａ）〜
（ｃ）に示す工程によって容易に製造することができ
る。
（ｃ）に示す工程によって容易に製造することができ
る。
（ａ）に示すように、先づ、ポリイミド材のフィルム5D
にはパンチングによって貫通穴5A,5B,5Cを加工する。
にはパンチングによって貫通穴5A,5B,5Cを加工する。
次に、（ｂ）に示すように、フィルム5Dの一面に銅箔７
を接着などによって張架し、張架した銅箔７に対しては
エッチング加工によって（ｃ）に示すパターンを形成
し、リード６を設けるようにすることでプリント板５の
製造を行うことができる。
を接着などによって張架し、張架した銅箔７に対しては
エッチング加工によって（ｃ）に示すパターンを形成
し、リード６を設けるようにすることでプリント板５の
製造を行うことができる。
以上説明したように、本考案によれば、第１と第２のチ
ップを重ね合わせ、更に、可撓性のプリント板を重ね合
わせることで、実装すべき基板には第１と第２のチップ
を重ね合わせた状態で実装させることができる。
ップを重ね合わせ、更に、可撓性のプリント板を重ね合
わせることで、実装すべき基板には第１と第２のチップ
を重ね合わせた状態で実装させることができる。
したがって、従来のパッケージによる実装に比較して軽
量化、小型化および高速化が図れ、実用的効果は大であ
る。
量化、小型化および高速化が図れ、実用的効果は大であ
る。
第１図は本考案の原理説明図， 第２図は本考案による一実施例の説明図で、（ａ）は平
面図，（ｂ）は（ａ）のA-A′断面図，（ｃ）は基板に
実装した時の要部側面図， 第３図の（ａ）〜（ｃ）は本考案のプリント板の製造工
程図， 第４図は従来の説明図で、（ａ）（ｂ）は側面断面図を
示す。 図において、 １は第１のチップ,2は第２のチップ,3は第１のバンプ,4
は第２のバンプ,5はプリント板,6はリードを示す。
面図，（ｂ）は（ａ）のA-A′断面図，（ｃ）は基板に
実装した時の要部側面図， 第３図の（ａ）〜（ｃ）は本考案のプリント板の製造工
程図， 第４図は従来の説明図で、（ａ）（ｂ）は側面断面図を
示す。 図において、 １は第１のチップ,2は第２のチップ,3は第１のバンプ,4
は第２のバンプ,5はプリント板,6はリードを示す。
Claims (1)
- 【請求項１】第１のバンプ（３）が形成された第１のチ
ップ（１）と、第２のバンプ（４）が形成され、該第１
のチップ（１）より外形の小さい第２のチップ（２）
と、パターン配線を有する可撓性のプリント板（５）と
を備え、 該第１のバンプ（３）と該第２のバンプ（４）とが同一
方向に配列されるよう該第１のチップ（１）の中央部に
該第２のチップ（２）が重ね合わせられると共に、 該プリント板（５）が該第２のチップ（２）に重ね合わ
せられ、該第１と第２のバンプ（3,4）間の接続、およ
び、該第１と第２のバンプ（3,4）のそれぞれに入出力
される信号の接続を行うリード（６）が該パターン配線
によって形成されることを特徴とするマルチチップ構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988164104U JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988164104U JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284347U JPH0284347U (ja) | 1990-06-29 |
| JPH0719165Y2 true JPH0719165Y2 (ja) | 1995-05-01 |
Family
ID=31449420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988164104U Expired - Lifetime JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719165Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302212A (ja) | 2008-06-11 | 2009-12-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP5678978B2 (ja) * | 2013-03-11 | 2015-03-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-12-19 JP JP1988164104U patent/JPH0719165Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284347U (ja) | 1990-06-29 |
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