JPH0217676A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPH0217676A JPH0217676A JP1115922A JP11592289A JPH0217676A JP H0217676 A JPH0217676 A JP H0217676A JP 1115922 A JP1115922 A JP 1115922A JP 11592289 A JP11592289 A JP 11592289A JP H0217676 A JPH0217676 A JP H0217676A
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- JP
- Japan
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- electrode
- insulating layer
- semiconductor device
- semiconductor
- field plate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、
（ａ） 半導体物体の表面に少なくとも１つの平坦領
域が埋包され、 （ｂ） 半導体物体の表面に第１絶縁層があり、（ｃ
） 半導体物体の縁辺において第１絶縁層上にチャネ
ル・ストッパ電極があり、 （ｄ） 第１絶縁層上に平面領域の境界となるｐｎ接
合を被覆する電極があり、 （ｅ） この電極とチャネル・ストッパ電極が第２絶
縁層で覆われ、 （ｆ） 第２絶縁層上にチャネル・ストッパ・フィー
ルド板があり、このフィールド板が少なくとも半導体物
体の縁辺に対して反対の側でチャ茅ル・ストッパ電極を
覆い、チャネル・ストッパ電極と電気的に結合され、 （（イ）第２絶縁層上に陽極フィールド板があり、この
フィールド板が電極を少なくとも平坦領域に対して反対
側において覆い、平坦電極と電気的に結合され、 （ｈ）両フィールド板の間に間隔が保たれているの構成
を示す半導体デバイスに関する。
域が埋包され、 （ｂ） 半導体物体の表面に第１絶縁層があり、（ｃ
） 半導体物体の縁辺において第１絶縁層上にチャネ
ル・ストッパ電極があり、 （ｄ） 第１絶縁層上に平面領域の境界となるｐｎ接
合を被覆する電極があり、 （ｅ） この電極とチャネル・ストッパ電極が第２絶
縁層で覆われ、 （ｆ） 第２絶縁層上にチャネル・ストッパ・フィー
ルド板があり、このフィールド板が少なくとも半導体物
体の縁辺に対して反対の側でチャ茅ル・ストッパ電極を
覆い、チャネル・ストッパ電極と電気的に結合され、 （（イ）第２絶縁層上に陽極フィールド板があり、この
フィールド板が電極を少なくとも平坦領域に対して反対
側において覆い、平坦電極と電気的に結合され、 （ｈ）両フィールド板の間に間隔が保たれているの構成
を示す半導体デバイスに関する。
この種の半導体デバイスの一例は既に発表されており、
第３図にその概略を示す、この半導体デバイスには半導
体物体１があり、その表面８には半導体物体１に対して
反対導電型の平面領域２が埋包されている。半導体物体
Ｉは縁辺４が境界面となる０表面８上には第１絶縁Ｎ５
が設けられ、その一方の側は縁ｉ２！４に達し、他方の
側では表面８に突き当たり、縁辺４に対向する箇所にお
いてｐｎ接合３を覆う、第１絶縁Ｍ５上には半導体物体
ｌの縁辺４の側にチャネル・ストッパ・フィールド電極
７が設けられる。他方の側では絶縁層５がｐｎ接合を覆
う箇所に電極６が設けられる。この電極６は例えばＭＯ
Ｓトランジスタの場合ゲート電極となるもので、ゲート
接続端Ｇに結ばれる。
第３図にその概略を示す、この半導体デバイスには半導
体物体１があり、その表面８には半導体物体１に対して
反対導電型の平面領域２が埋包されている。半導体物体
Ｉは縁辺４が境界面となる０表面８上には第１絶縁Ｎ５
が設けられ、その一方の側は縁ｉ２！４に達し、他方の
側では表面８に突き当たり、縁辺４に対向する箇所にお
いてｐｎ接合３を覆う、第１絶縁Ｍ５上には半導体物体
ｌの縁辺４の側にチャネル・ストッパ・フィールド電極
７が設けられる。他方の側では絶縁層５がｐｎ接合を覆
う箇所に電極６が設けられる。この電極６は例えばＭＯ
Ｓトランジスタの場合ゲート電極となるもので、ゲート
接続端Ｇに結ばれる。
第１絶縁Ｎ５上には第２絶縁層９があり、チャネル・ス
トッパ電極７と電極６に重なり第１絶縁層５を覆う、第
２絶縁層９上には縁辺に隣り合わせてチャネル・ストッ
パ・フィールド板１１が設けられ、チャネル・ストッパ
電極７と電気的に結ばれる。縁辺４に対して反対の側で
は第２絶縁層９上に陽極・フィールド板１０があり、電
極６に重なる。フィールド板ｌＯと１１の間にはある間
隔が保たれる０両フィールド板間では第２絶縁層９の表
面が表面安定化層１２で覆われる。この表面安定化層は
低導電性の材料、例えば非晶質シリコンから成る。この
非晶質シリコンは特定の抵抗率を示し、フィールド板１
０と１１の間に特定の電位差を作る。これによって電界
線は均等に分布してフィールド板１０と１１の間の開口
から出るようになる。この構成により両絶縁層５と９が
全体として薄い場合、半導体デバイスの比較的高い逆電
圧が達成される。半導体物体１の他方の側には高濃度ド
ープ陽極領域１５が設けられる。
トッパ電極７と電極６に重なり第１絶縁層５を覆う、第
２絶縁層９上には縁辺に隣り合わせてチャネル・ストッ
パ・フィールド板１１が設けられ、チャネル・ストッパ
電極７と電気的に結ばれる。縁辺４に対して反対の側で
は第２絶縁層９上に陽極・フィールド板１０があり、電
極６に重なる。フィールド板ｌＯと１１の間にはある間
隔が保たれる０両フィールド板間では第２絶縁層９の表
面が表面安定化層１２で覆われる。この表面安定化層は
低導電性の材料、例えば非晶質シリコンから成る。この
非晶質シリコンは特定の抵抗率を示し、フィールド板１
０と１１の間に特定の電位差を作る。これによって電界
線は均等に分布してフィールド板１０と１１の間の開口
から出るようになる。この構成により両絶縁層５と９が
全体として薄い場合、半導体デバイスの比較的高い逆電
圧が達成される。半導体物体１の他方の側には高濃度ド
ープ陽極領域１５が設けられる。
（発明の解決しようとする課題〕
非晶質シリコンの抵抗率と安定性は節単には再現不可能
であって、その製造に際して細心な注意が必要である。
であって、その製造に際して細心な注意が必要である。
この発明の目的は冒頭に挙げた種類の半導体デバイスを
改良して、他種の安定化層特に絶縁性のものを使用する
場合にも高い逆電圧に対して好適なものとすることであ
る。この場合縁辺区域即ち縁辺４からその隣の平坦領域
２までの間隔はできるだけ小さくしなければならない。
改良して、他種の安定化層特に絶縁性のものを使用する
場合にも高い逆電圧に対して好適なものとすることであ
る。この場合縁辺区域即ち縁辺４からその隣の平坦領域
２までの間隔はできるだけ小さくしなければならない。
この目的は次の特徴を示す半導体デバイスとすることに
よって達成される。
よって達成される。
（ｉ） 電極とチャネル・ストッパ電極の間で第２絶
縁層にこれらの電極の上におけるよりも厚い区域が設け
られる。
縁層にこれらの電極の上におけるよりも厚い区域が設け
られる。
（ト）陽極フィールド板の半導体物体縁辺に向かう終端
とチャネル・ストッパ・フィールド板の半導体物体縁辺
に対して反対側終端がこの厚い区域上に置かれる。
とチャネル・ストッパ・フィールド板の半導体物体縁辺
に対して反対側終端がこの厚い区域上に置かれる。
第１図と第２図を参照し２つの実施例についてこの発明
を更に詳細に説明する。
を更に詳細に説明する。
第１図の実施例において第３図の公知例に対応する部分
には第３図と同じ符号がつけられている。
には第３図と同じ符号がつけられている。
第１絶縁層５上には第２絶縁［１６があり、電極６とチ
ャネル・ストッパ電極７の間に電極６と７の上にある部
分よりｊ７−い区域１７をもつ、垂直の破線でかこまれ
た区域１７では絶縁層５と１６の全体の厚さが数μｍに
達する。逆電圧を例えば１２５０■とするには絶縁層の
全体の厚さは８μｍとなる。厚い区域１７には陽極フィ
ールド板１８が設けられる。このフィールド板は電極６
を覆い、平坦領域２に電気結合される。この場合フィー
ルド板１８が電極６を少なくとも縁辺４に向かった側に
重なっていることが重要である。チャネル・ストッパ電
８ｉ７の上にはチャネル・ストッパ・フィールド板１９
が重なり、このフィールド板も厚い区域Ｉ７に達するま
で拡がっている。ここでもフィールド板１９がチャネル
・ストッパ電極７の少なくとも平面領域２に向かった側
の上に重なっていることが重要である。区域１７におい
てはフィールド板１８と１９が特定の間隔Ｃを保つ。こ
こでは第２絶縁Ｊ！！５１６の区域１７が表面安定化層
２５で覆われる。この表面安定化層は絶縁層例えば窒化
シリコン（Ｓｉ３Ｎ４）７１とすることができる０間隔
Ｃはフィールド板間の電界強度が高く、表面安定化層に
加えられた電荷がフィールド板間の電界分布に認め得る
程の影響を及ぼさないように設定される。上記の実施例
では間隔Ｃを約３５μ請とするのが有利である。
ャネル・ストッパ電極７の間に電極６と７の上にある部
分よりｊ７−い区域１７をもつ、垂直の破線でかこまれ
た区域１７では絶縁層５と１６の全体の厚さが数μｍに
達する。逆電圧を例えば１２５０■とするには絶縁層の
全体の厚さは８μｍとなる。厚い区域１７には陽極フィ
ールド板１８が設けられる。このフィールド板は電極６
を覆い、平坦領域２に電気結合される。この場合フィー
ルド板１８が電極６を少なくとも縁辺４に向かった側に
重なっていることが重要である。チャネル・ストッパ電
８ｉ７の上にはチャネル・ストッパ・フィールド板１９
が重なり、このフィールド板も厚い区域Ｉ７に達するま
で拡がっている。ここでもフィールド板１９がチャネル
・ストッパ電極７の少なくとも平面領域２に向かった側
の上に重なっていることが重要である。区域１７におい
てはフィールド板１８と１９が特定の間隔Ｃを保つ。こ
こでは第２絶縁Ｊ！！５１６の区域１７が表面安定化層
２５で覆われる。この表面安定化層は絶縁層例えば窒化
シリコン（Ｓｉ３Ｎ４）７１とすることができる０間隔
Ｃはフィールド板間の電界強度が高く、表面安定化層に
加えられた電荷がフィールド板間の電界分布に認め得る
程の影響を及ぼさないように設定される。上記の実施例
では間隔Ｃを約３５μ請とするのが有利である。
区域１７の側面２Ｊと２２は斜めに連続して上昇する形
にしても、あるいは第２図に示すように段階的に上昇す
る形にしてもよい。傾斜側面は絶縁層として使用される
酸化物の適当な構造化によって達成される。そのために
は半導体デバイス全体の上の厚さが区域１７の厚さに対
応する酸化物層を析出させる０次いで酸化物層の表面に
例えばリンイオンを注入し、酸化物層の表面区域を破壊
する。ここで区域１７をマスクで覆い、マスクされない
区域にエツチングを行う、酸化物層の表面欠陥によりマ
スク下への横向き回り込みエツチングと同時に垂直エツ
チングが行われ、傾斜側面が得られる。これと同じ方法
が第２図の実施例においても効果的に実施される。
にしても、あるいは第２図に示すように段階的に上昇す
る形にしてもよい。傾斜側面は絶縁層として使用される
酸化物の適当な構造化によって達成される。そのために
は半導体デバイス全体の上の厚さが区域１７の厚さに対
応する酸化物層を析出させる０次いで酸化物層の表面に
例えばリンイオンを注入し、酸化物層の表面区域を破壊
する。ここで区域１７をマスクで覆い、マスクされない
区域にエツチングを行う、酸化物層の表面欠陥によりマ
スク下への横向き回り込みエツチングと同時に垂直エツ
チングが行われ、傾斜側面が得られる。これと同じ方法
が第２図の実施例においても効果的に実施される。
厚い区域１７を例えば酸化物の単一の工程段における析
出により例えば８μ霞の厚さに形成させることは一般に
困難であるから、第２絶縁層は複数の薄い層を順次に析
出させて作るのが有利である。
出により例えば８μ霞の厚さに形成させることは一般に
困難であるから、第２絶縁層は複数の薄い層を順次に析
出させて作るのが有利である。
この装置の特に有利な点は、縁辺４と平面領域２の間に
ある縁端区域を著しく狭くできることである。逆電圧値
１２００Ｖの半導体デバイスの場合この幅は２５０μｍ
で充分である。
ある縁端区域を著しく狭くできることである。逆電圧値
１２００Ｖの半導体デバイスの場合この幅は２５０μｍ
で充分である。
フィールド板１８と１９が区域１７の上で互いに等しい
間隔を保つとき（ａ＝ｂ）、半導体デバイスの製造には
特に有利である。
間隔を保つとき（ａ＝ｂ）、半導体デバイスの製造には
特に有利である。
第１図と第２図はこの発明の２つの実施例の断面構成を
示し、第３図はこの発明の対象となる公知半導体デバイ
スの断面構成を示す。 ｌ・・・半導体物体 ５・・・第１絶縁層 ６・・・電極 ７・・・チャネル・ストッパ電極 １６・・・第２絶縁層 １日・・・陽極フィールド仮 １９・・・チャネル・ストッパ・フィールド板ＦＩＧ
？
示し、第３図はこの発明の対象となる公知半導体デバイ
スの断面構成を示す。 ｌ・・・半導体物体 ５・・・第１絶縁層 ６・・・電極 ７・・・チャネル・ストッパ電極 １６・・・第２絶縁層 １日・・・陽極フィールド仮 １９・・・チャネル・ストッパ・フィールド板ＦＩＧ
？
Claims (1)
- 【特許請求の範囲】 １）（ａ）半導体物体（１）の表面（８）に少なくとも
１つの平面領域（２）が埋包され、 （ｂ）半導体物体（１）の表面（８）に第１絶縁層（５
）があり、 （ｃ）半導体物体（１）の縁辺（４）において第１絶縁
層（５）上にチャネル・ストッパ 電極（７）があり、 （ｄ）第１絶縁層（５）上に平坦領域（２）の境界とな
るｐｎ接合（３）を被覆する電極 （６）があり、 （ｅ）電極（６）とチャネル・ストッパ電極（７）が第
２絶縁層（１６）で覆われ、 （ｆ）第２絶縁層（１６）上にチャネル・ストッパ・フ
ィールド板（１９）があり、この フィールド板が少なくとも半導体物体（１）の縁辺（４
）に対して反対の側でチャネル ・ストッパ電極（７）を覆い又この電極と 電気的に結合され、 （ｇ）第２絶縁層（１６）上に陽極フィールド板（１８
）があり、このフィールド板が電 極（６）を少なくとも平面領域（２）に対 して反対側において覆い、平面領域（２） と電気的に結合され、 （ｈ）両フィールド板（１８、１９）の間に間隔（ｃ）
が保たれている ものにおいて、 （ｉ）電極（６）とチャネル・ストッパ電極（７）の間
において第２絶縁層（１６）に上 記の電極の上におけるよりも厚い区域（１ ７）があること、 （ｋ）半導体物体（１）の縁辺（４）に向かう側の陽極
フィールド板（１８）の終端と半 導体物体（１）の縁辺（４）に対して反対 側のチャネル・ストッパ・フィールド板（ １９）の終端が厚い区域（１７）の上に置 かれている ことを特徴とする半導体デバイス。 ２）厚い区域（１７）が斜めに上昇する側面（２１、２
２）を持つことを特徴とする請求項１記載の半導体デバ
イス。 ３）厚い区域（１７）が段階的に上昇する側面（２３）
を持つことを特徴とする請求項１記載の半導体デバイス
。 ４）フィールド板（１８、１９）の互いに向かい合う縁
辺が半導体物体（１）の表面（８）から等しい間隔を保
つことを特徴とする請求項１ないし３の１つに記載の半
導体デバイス。 ５）フィールド板（６、７）間の厚い区域（１７）が表
面安定化層（２５）で覆われていることを特徴とする請
求項１記載の半導体デバイス。 ６）表面安定化層（２５）が電気絶縁性の表面安定化層
であることを特徴とする請求項５記載の半導体デバイス
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3816257.1 | 1988-05-11 | ||
| DE3816257 | 1988-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217676A true JPH0217676A (ja) | 1990-01-22 |
| JP2566210B2 JP2566210B2 (ja) | 1996-12-25 |
Family
ID=6354253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115922A Expired - Lifetime JP2566210B2 (ja) | 1988-05-11 | 1989-05-08 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4954868A (ja) |
| EP (1) | EP0341453B1 (ja) |
| JP (1) | JP2566210B2 (ja) |
| DE (1) | DE58905356D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008512A (en) * | 1993-04-28 | 1999-12-28 | Intersil Corporation | Semiconductor device with increased maximum terminal voltage |
| GB9700923D0 (en) * | 1997-01-17 | 1997-03-05 | Philips Electronics Nv | Semiconductor devices |
| DE19741167C2 (de) * | 1997-09-18 | 1999-08-12 | Siemens Ag | Randstruktur für ein Halbleiterbauelement |
| DE19839971C2 (de) * | 1998-09-02 | 2000-11-30 | Siemens Ag | Randstruktur für Halbleiterbauelemente |
| DE10031461B4 (de) * | 2000-06-28 | 2006-06-29 | Infineon Technologies Ag | Hochvolt-Diode |
| JP4667572B2 (ja) * | 2000-09-18 | 2011-04-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE10047152B4 (de) * | 2000-09-22 | 2006-07-06 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Hochvolt-Diode und Verfahren zu deren Herstellung |
| DE10358985B3 (de) | 2003-12-16 | 2005-05-19 | Infineon Technologies Ag | Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht |
| DE102007030755B3 (de) | 2007-07-02 | 2009-02-19 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses |
| JP5843801B2 (ja) | 2013-03-19 | 2016-01-13 | 株式会社東芝 | 情報処理装置およびデバッグ方法 |
| JP6101183B2 (ja) | 2013-06-20 | 2017-03-22 | 株式会社東芝 | 半導体装置 |
Citations (3)
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-
1989
- 1989-04-18 EP EP89106886A patent/EP0341453B1/de not_active Expired - Lifetime
- 1989-04-18 DE DE89106886T patent/DE58905356D1/de not_active Expired - Lifetime
- 1989-04-20 US US07/341,044 patent/US4954868A/en not_active Expired - Lifetime
- 1989-05-08 JP JP1115922A patent/JP2566210B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS5965483A (ja) * | 1982-09-07 | 1984-04-13 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0341453A1 (de) | 1989-11-15 |
| DE58905356D1 (de) | 1993-09-30 |
| US4954868A (en) | 1990-09-04 |
| EP0341453B1 (de) | 1993-08-25 |
| JP2566210B2 (ja) | 1996-12-25 |
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