JPS6230360A - 超高周波集積回路装置 - Google Patents
超高周波集積回路装置Info
- Publication number
- JPS6230360A JPS6230360A JP61075426A JP7542686A JPS6230360A JP S6230360 A JPS6230360 A JP S6230360A JP 61075426 A JP61075426 A JP 61075426A JP 7542686 A JP7542686 A JP 7542686A JP S6230360 A JPS6230360 A JP S6230360A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- layer
- type
- integrated circuit
- circuit device
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
本発明は、例えばインピーダンス整合用などのキャパシ
タを必要とする超高周波集積回路装置に於いて、ヘテロ
接合型トランジスタを構成するのに必要な多層構造に活
性層若しくは基板とヘテロ接合をなす少なくとも一層の
高抵抗半導体層を含ませ、その高抵抗半導体層を誘電体
層とするキャパシタを前記トランジスタの近傍に形成す
るようにしたことに依り、製造工程を簡単化し、また、
全体的に小型化及びブレーナ化を達成したものである。
タを必要とする超高周波集積回路装置に於いて、ヘテロ
接合型トランジスタを構成するのに必要な多層構造に活
性層若しくは基板とヘテロ接合をなす少なくとも一層の
高抵抗半導体層を含ませ、その高抵抗半導体層を誘電体
層とするキャパシタを前記トランジスタの近傍に形成す
るようにしたことに依り、製造工程を簡単化し、また、
全体的に小型化及びブレーナ化を達成したものである。
本発明は、キャパシタを有してなる超高周波集積回路装
置（ｍｉｃｒｏｗａｖｅ ｍｏｎｏｌｉｔｈｉｃ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＭＭＩｃ）
の改良に関する。
置（ｍｉｃｒｏｗａｖｅ ｍｏｎｏｌｉｔｈｉｃ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＭＭＩｃ）
の改良に関する。
従来のＭＭ Ｉ Ｃに於ける例えばインピーダンス整合
に用いるキャパシタとしては第４図乃至第６図に見られ
るような構造のものが知られている。
に用いるキャパシタとしては第４図乃至第６図に見られ
るような構造のものが知られている。
第４図は従来技術に依るインピーダンス整合用キャパシ
タを説明する為の要部切断側面図を表している。
タを説明する為の要部切断側面図を表している。
図に於いて、１は基板、２は下部電極、３は誘電体層、
４は上部電極をそれぞれ示している。
４は上部電極をそれぞれ示している。
第５図及び第６図は従来技術に依る他のインピーダンス
整合用キャパシタを説明する為の要部平面図及び第５図
の線Ａ−Ａ ’に於ける要部切断側面図を表し、第４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
整合用キャパシタを説明する為の要部平面図及び第５図
の線Ａ−Ａ ’に於ける要部切断側面図を表し、第４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、５及び６は互いに櫛歯状に組み合う部分を
有する電極、Ｃは容量を表している。
有する電極、Ｃは容量を表している。
前記第４図に見られる構造を有するキャパシタは、誘電
体層３の厚さを制御することが困難であるから正確な容
量値が得られないこと、また、その製造手順が複雑にな
ること等の欠点がある。
体層３の厚さを制御することが困難であるから正確な容
量値が得られないこと、また、その製造手順が複雑にな
ること等の欠点がある。
前記第５図及び第６図に見られる構造を有するキャパシ
タは、第４図の従来例に於けるような欠点は回避できる
が、寸法が極めて太き（なってしまう旨の欠点がある。
タは、第４図の従来例に於けるような欠点は回避できる
が、寸法が極めて太き（なってしまう旨の欠点がある。
本発明は、容量値が正確で、且つ、製造が容易であり、
そして、完全なブレーナ構造を有し、しかも、寸法が小
さいキャパシタを得られるようにする。
そして、完全なブレーナ構造を有し、しかも、寸法が小
さいキャパシタを得られるようにする。
本発明一実施例を解説する為の図である第１図及び第２
図を借りて説明する。
図を借りて説明する。
本発明に依る超高周波集積回路装置では、ｉ型Ａｊ２Ｇ
ａＡｓ高抵抗半導体層１２やｉ型Ｑ ａ Ａ ’ｓ高抵
抗半導体層１３など少なくとも一層の高抵抗半導体層が
活性層若しくは基板との間で生成するヘテロ接合を利用
するヘテロ接合型トランジスタを形成し、そのトランジ
スタの近傍に前記高抵抗半導体層を誘電体層とするキャ
パシタｃ１．０２などを形成した構成を備えている。
ａＡｓ高抵抗半導体層１２やｉ型Ｑ ａ Ａ ’ｓ高抵
抗半導体層１３など少なくとも一層の高抵抗半導体層が
活性層若しくは基板との間で生成するヘテロ接合を利用
するヘテロ接合型トランジスタを形成し、そのトランジ
スタの近傍に前記高抵抗半導体層を誘電体層とするキャ
パシタｃ１．０２などを形成した構成を備えている。
前記手段に依ると、第４図に見られる従来例と比較して
容Ｍ（Ｉｉ！が正確なキャパシタを得ることができ、ま
た、その従来例を製造する場合に比較して製造工程が簡
単化され、更にまた、第５図及び第６図に見られる従来
例よりも著しく小型化されていて、しかも、ブレーナ構
造にすることができる。
容Ｍ（Ｉｉ！が正確なキャパシタを得ることができ、ま
た、その従来例を製造する場合に比較して製造工程が簡
単化され、更にまた、第５図及び第６図に見られる従来
例よりも著しく小型化されていて、しかも、ブレーナ構
造にすることができる。
〔実施例〕□
第１図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、１１はＧａＡｓ基板、１２は厚さが約数千
〔人〕程度であるｉ型Ａｊ！ＧａＡｓスペーサ層、１３
は厚さが約数千〔人〕程度であるｉ型ＧａＡｓスペーサ
層、１４はｎ型Ａｊｌ！ＧａＡｓ電子供給層、１５は絶
縁分離領域、１６はリセス、１７はバイア・ホール、１
８はキャパシタ用下部電極、１９はリード線、２０はキ
ャパシタ用上部電極、Ｃ１及びＣ２はキャパシタ、Ｓは
ソース電極、Ｄはドレイン電極、Ｇはケート電極をそれ
ぞれ示している。
〔人〕程度であるｉ型Ａｊ！ＧａＡｓスペーサ層、１３
は厚さが約数千〔人〕程度であるｉ型ＧａＡｓスペーサ
層、１４はｎ型Ａｊｌ！ＧａＡｓ電子供給層、１５は絶
縁分離領域、１６はリセス、１７はバイア・ホール、１
８はキャパシタ用下部電極、１９はリード線、２０はキ
ャパシタ用上部電極、Ｃ１及びＣ２はキャパシタ、Ｓは
ソース電極、Ｄはドレイン電極、Ｇはケート電極をそれ
ぞれ示している。
第２図は本発明一実施例の要部平面図を表し、第１図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。尚、第２図に示された実施例は
、第１図に見られる実施例と基本的には同じであるが、
簡明にする為、レイアウトを若干変更してあり、全く同
じにはなっていない。
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。尚、第２図に示された実施例は
、第１図に見られる実施例と基本的には同じであるが、
簡明にする為、レイアウトを若干変更してあり、全く同
じにはなっていない。
図に於いて、２１はゲートに接続されるキャパシタの上
部電極、２２はバイア・ホール、２３は絶縁分離領域の
境界をそれぞれ示している。尚、境界２３の外側が絶縁
分離領域になっている。
部電極、２２はバイア・ホール、２３は絶縁分離領域の
境界をそれぞれ示している。尚、境界２３の外側が絶縁
分離領域になっている。
第１図及び第２図に見られる実施例に於いて、キャパシ
タ用下部電極１８は、ＧａＡｓ５板１１に対し、エッチ
ャントをＣＣβ２Ｆ２とするドラーイ・エツチング法を
適用し、バイア・ホール１７を形成してから蒸着法を或
いはスパッタリング法を適用して金属材料膜を付着させ
て形成する。
タ用下部電極１８は、ＧａＡｓ５板１１に対し、エッチ
ャントをＣＣβ２Ｆ２とするドラーイ・エツチング法を
適用し、バイア・ホール１７を形成してから蒸着法を或
いはスパッタリング法を適用して金属材料膜を付着させ
て形成する。
前記ドライ・エツチングは、ｉ型ＡβＧ ａ Ａ ｓス
ペーナ層１２で正確に停止されるので、キャパシタに於
ける容量精度は、ｉ型ＡρＧａＡｓスペーサ層１２及び
ｉ型ＧａＡｓスペー・す層１３の）Ｖさ精度に依存して
決まることになるが、この厚さ精度は、取りも直さず分
子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法に於ける成長精度
であるから、極めて高いことになる。
ペーナ層１２で正確に停止されるので、キャパシタに於
ける容量精度は、ｉ型ＡρＧａＡｓスペーサ層１２及び
ｉ型ＧａＡｓスペー・す層１３の）Ｖさ精度に依存して
決まることになるが、この厚さ精度は、取りも直さず分
子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法に於ける成長精度
であるから、極めて高いことになる。
キャパシタ用上部電極２０はヘテロ接合電界効果型トラ
ンジスタのドレイン電極りと接続されると共にトランス
ミッション・ラインに接続されている。
ンジスタのドレイン電極りと接続されると共にトランス
ミッション・ラインに接続されている。
さて、曲記実施例に於けるキャパシタＣ１及びＣ２に関
して説明する。
して説明する。
このキャパシタＣＩ及びＣ２に於ける誘電体層には、ｉ
型ＡβＧａＡｓスペーサ層１２及びｉ型ＧａＡｓスペー
サ層１３を利用している。
型ＡβＧａＡｓスペーサ層１２及びｉ型ＧａＡｓスペー
サ層１３を利用している。
キャパシタＣ１及びＣ２を形成ずべき領域の周辺には、
イオン注入法を適用することに依り、例えば酸素イオン
を注入して絶縁分離領域１５を形成する。
イオン注入法を適用することに依り、例えば酸素イオン
を注入して絶縁分離領域１５を形成する。
キャパシタ用電極の面積が１００ ［μｍ２ ］である
とした場合、その容量Ｃは、 Ｃ＝８．８５４ｘｌＯ−” ｘ１２．５ｘ （１００ｘ
ｌＯ−’ｉ１０．２ｘｌＯ−’−５．５ ［ｐＦ） となり、３０（Ｇｔｌｚ）程度のＭＭ Ｉ Ｃでは、丁
度手頃な値となる。
とした場合、その容量Ｃは、 Ｃ＝８．８５４ｘｌＯ−” ｘ１２．５ｘ （１００ｘ
ｌＯ−’ｉ１０．２ｘｌＯ−’−５．５ ［ｐＦ） となり、３０（Ｇｔｌｚ）程度のＭＭ Ｉ Ｃでは、丁
度手頃な値となる。
第１図及び第２図に関して説明した実施例に於いては、
対象にヘテロ接合型トランジスタの一種である高電子移
動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ
ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ
）を挙げたが、本発明は、これに限定されることなく、
他の種類のヘテロ接合型トランジスタ、例えば、ヘテロ
接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊｕｎｃ
Ｌｉ。
対象にヘテロ接合型トランジスタの一種である高電子移
動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ
ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ
）を挙げたが、本発明は、これに限定されることなく、
他の種類のヘテロ接合型トランジスタ、例えば、ヘテロ
接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊｕｎｃ
Ｌｉ。
ｎ ｂ ｉ ｐ ｏ １ ａ ｒ ｔ ｒ ａ ｎ
ｓ ｉ ｓ ｔ ｏ ｒ ： ＨＢＴ）ｉｌいはホッ
ト・エレクトロン・トランジスタ（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ ｔｒａｎｓｉｓｔ ｏ ｒ ： ＨＥＴ）
、ヘテロ接合ＭＥＳＦＥＴ （ｈｅｔｅｒｏｊｕｎｃ
ｔｉｏｎ ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ）など、ＨＥＭＴ以外のヘテロ接合型トランジス
タ一般に通用することが可能である。
ｓ ｉ ｓ ｔ ｏ ｒ ： ＨＢＴ）ｉｌいはホッ
ト・エレクトロン・トランジスタ（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ ｔｒａｎｓｉｓｔ ｏ ｒ ： ＨＥＴ）
、ヘテロ接合ＭＥＳＦＥＴ （ｈｅｔｅｒｏｊｕｎｃ
ｔｉｏｎ ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ）など、ＨＥＭＴ以外のヘテロ接合型トランジス
タ一般に通用することが可能である。
第３図は本発明を実施したＨ Ｂ Ｔの要部切断側面図
を表している。
を表している。
図に於いて、３１は半絶縁性のＧａＡｓ基板、３２はｊ
型Ａｊ２ＧａＡｓスペーサ層、３３はｎ＋型Ｇ ａ Ａ
、 ｓコレクタ・コンタクト層、３４はｎ型Ｇ ａ Ａ
ｓコレクタ層、３５はｐ型ＧａＡｓベース層、３６は
ｎ型Ａｊ？ＧａＡｓエミッタ層、３７はｎ＋＋ＧａＡｓ
エミッタ・コンタクト層、３８は絶縁分離領域、３９は
ｎ＋型主キャパシタ電極コンタクト領域４０はｎ＋＋コ
レクタ電極コンタクト領域、４１はｐ＋＋ベース・コン
タクト領域、４２はエミッタ電極、４３はヘース電極、
４４はコレクタ電極、４５はキャパシタ用上部電極・配
線、４６はキャパシタ用下部電極・配線をそれぞれ示し
ている。
型Ａｊ２ＧａＡｓスペーサ層、３３はｎ＋型Ｇ ａ Ａ
、 ｓコレクタ・コンタクト層、３４はｎ型Ｇ ａ Ａ
ｓコレクタ層、３５はｐ型ＧａＡｓベース層、３６は
ｎ型Ａｊ？ＧａＡｓエミッタ層、３７はｎ＋＋ＧａＡｓ
エミッタ・コンタクト層、３８は絶縁分離領域、３９は
ｎ＋型主キャパシタ電極コンタクト領域４０はｎ＋＋コ
レクタ電極コンタクト領域、４１はｐ＋＋ベース・コン
タクト領域、４２はエミッタ電極、４３はヘース電極、
４４はコレクタ電極、４５はキャパシタ用上部電極・配
線、４６はキャパシタ用下部電極・配線をそれぞれ示し
ている。
これ等各部分に関する諸データを列挙すると次の通りで
ある。
ある。
■ 基板３１について
厚さ：約２０ 〔μｍ〕
■ スペーサ層３２について
厚さ：０．１〜１ 〔μｍ〕
■ コレクタ・コンタクト層３３について厚さ：］、、
Ｏ（μｍ〕 不純物ン農度： ６ Ｘ １０”’ （ｃｍ−３）■
コレクタ層３４について 厚さ７０．３Ｃμｍ〕 不純物濃度： Ｉ Ｘ １０１７（Ｃ［１１−’：１■
ベース層３５について 厚さ：０．Ｍμｍ〕 不純物濃度： Ｉ Ｘ １０１８（ｃｍ−’）■ エミ
ツタ層３６について 厚さ：０．２Ｃμｍ〕 不純物濃度： ５ Ｘ １０” 〔ｃｍ−’）■ エ
ミッタ・コンタクト層３７について厚さ７０．２Ｃμｍ
〕 不純物濃度：６Ｘ１０夏８（ｃｍ −’ 〕■ 絶縁分
１ｉｉＩ領域３８について 酸素イオンの注入で形成 本実施例に於いては、ｉ型ＡβＱａＡｓスペーサ層３２
がキャパシタの誘電体層となっている。
Ｏ（μｍ〕 不純物ン農度： ６ Ｘ １０”’ （ｃｍ−３）■
コレクタ層３４について 厚さ７０．３Ｃμｍ〕 不純物濃度： Ｉ Ｘ １０１７（Ｃ［１１−’：１■
ベース層３５について 厚さ：０．Ｍμｍ〕 不純物濃度： Ｉ Ｘ １０１８（ｃｍ−’）■ エミ
ツタ層３６について 厚さ：０．２Ｃμｍ〕 不純物濃度： ５ Ｘ １０” 〔ｃｍ−’）■ エ
ミッタ・コンタクト層３７について厚さ７０．２Ｃμｍ
〕 不純物濃度：６Ｘ１０夏８（ｃｍ −’ 〕■ 絶縁分
１ｉｉＩ領域３８について 酸素イオンの注入で形成 本実施例に於いては、ｉ型ＡβＱａＡｓスペーサ層３２
がキャパシタの誘電体層となっている。
〔発明の効果Ｊ
本発明の超高周波集積回路装置に於いては、ヘテロ接合
型トランジスタを構成するのに必要な多層構造に活性層
若しくは基板とヘテロ接合をなず少なくとも一層の高抵
抗半導体層を含ませ、その高抵抗半導体層を誘電体層と
するキャパシタを前記トランジスタの近傍に形成し、そ
のキャパシタを例えばインピーダンス整合用などに用い
るようにしている。
型トランジスタを構成するのに必要な多層構造に活性層
若しくは基板とヘテロ接合をなず少なくとも一層の高抵
抗半導体層を含ませ、その高抵抗半導体層を誘電体層と
するキャパシタを前記トランジスタの近傍に形成し、そ
のキャパシタを例えばインピーダンス整合用などに用い
るようにしている。
前記構成に依ると、従来技術に依る場合と比較して容量
値が正確なキャパシタを得ることができるから例えばイ
ンピーダンス整合用として好適であり、また、その製造
工程はヘテロ接合型トランジスタの製造工程から大きく
外れることはないから、その実施は極めて容易且つ簡単
であり、更にまた、キャパシタを有していても装置全体
がブレーナ構造を維持することができ、しかも、小型で
ある。
値が正確なキャパシタを得ることができるから例えばイ
ンピーダンス整合用として好適であり、また、その製造
工程はヘテロ接合型トランジスタの製造工程から大きく
外れることはないから、その実施は極めて容易且つ簡単
であり、更にまた、キャパシタを有していても装置全体
がブレーナ構造を維持することができ、しかも、小型で
ある。
第１図は本発明一実施例の要部切断側面図、第２図は本
発明一実施例の要部平面図、第３図は本発明一実施例の
要部切断側面図、第４図は従来例の要部切断側面図、第
５図は従来例の要部平面図、第６図は第５図の線Ａ−Ａ
’に於ける要部切断側面図をそれぞれ表している。 図に於いて、１１はＧａＡｓ基板、１２はｊ型ＡｎＧａ
Ａｓスペーサ層、１３はｊ型ＧａＡｓスペーサ層、１４
はｎ型Ａ＃ＧａＡｓ電子供給層、１５は絶縁分離領域、
】６はリセス、１７はバイア・ホール、１８はキャパシ
タ用下部電極、１９はリード線、２０はキャパシタ用上
部電極、ｃｌ及びＣ２はキャパシタ、Ｓはソース電極、
Ｄはドレイン電極、Ｇはゲート電極をそれぞれ示してい
る。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一実施例の要部切断側面図 第１図 従来例の要部切断側面図 第４図 従来例の要部平面図 第５図 従来例の要部切断＃ｍ図 第６図
発明一実施例の要部平面図、第３図は本発明一実施例の
要部切断側面図、第４図は従来例の要部切断側面図、第
５図は従来例の要部平面図、第６図は第５図の線Ａ−Ａ
’に於ける要部切断側面図をそれぞれ表している。 図に於いて、１１はＧａＡｓ基板、１２はｊ型ＡｎＧａ
Ａｓスペーサ層、１３はｊ型ＧａＡｓスペーサ層、１４
はｎ型Ａ＃ＧａＡｓ電子供給層、１５は絶縁分離領域、
】６はリセス、１７はバイア・ホール、１８はキャパシ
タ用下部電極、１９はリード線、２０はキャパシタ用上
部電極、ｃｌ及びＣ２はキャパシタ、Ｓはソース電極、
Ｄはドレイン電極、Ｇはゲート電極をそれぞれ示してい
る。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一実施例の要部切断側面図 第１図 従来例の要部切断側面図 第４図 従来例の要部平面図 第５図 従来例の要部切断＃ｍ図 第６図
Claims (1)
- 【特許請求の範囲】 少なくとも一層の高抵抗半導体層が活性層若しくは半導
体基板とヘテロ接合をなすトランジスタと、 該トランジスタと同一チップ上に形成され且つ前記高抵
抗半導体層を誘電体層とするキャパシタと を備えてなることを特徴とする超高周波集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103585 | 1985-04-05 | ||
| JP60-71035 | 1985-04-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230360A true JPS6230360A (ja) | 1987-02-09 |
Family
ID=13448864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075426A Pending JPS6230360A (ja) | 1985-04-05 | 1986-04-03 | 超高周波集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4868613A (ja) |
| EP (1) | EP0197861B1 (ja) |
| JP (1) | JPS6230360A (ja) |
| KR (1) | KR900001394B1 (ja) |
| DE (1) | DE3679928D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2009212231A (ja) * | 2008-03-03 | 2009-09-17 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
| JPH01146354A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2631488B1 (fr) * | 1988-05-10 | 1990-07-27 | Thomson Hybrides Microondes | Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication |
| US4967253A (en) * | 1988-08-31 | 1990-10-30 | International Business Machines Corporation | Bipolar transistor integrated circuit technology |
| US5064772A (en) * | 1988-08-31 | 1991-11-12 | International Business Machines Corporation | Bipolar transistor integrated circuit technology |
| US5236854A (en) * | 1989-12-11 | 1993-08-17 | Yukio Higaki | Compound semiconductor device and method for fabrication thereof |
| JP2551203B2 (ja) * | 1990-06-05 | 1996-11-06 | 三菱電機株式会社 | 半導体装置 |
| US5084750A (en) * | 1991-02-20 | 1992-01-28 | Raytheon Company | Push-pull heterojunction bipolar transistor |
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