JPS6177372A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6177372A JPS6177372A JP59198904A JP19890484A JPS6177372A JP S6177372 A JPS6177372 A JP S6177372A JP 59198904 A JP59198904 A JP 59198904A JP 19890484 A JP19890484 A JP 19890484A JP S6177372 A JPS6177372 A JP S6177372A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- channel
- diffusion
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
- H10D30/831—Vertical FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置に関するものである。
ＦＥＴは、広い応用範囲を持つが、大電力を扱えるもの
がほとんどなかった。そこでＦＥＴの利点を生かし、し
かも大電力を扱えるものとして、縦型多チャネルの接合
型ＦＥＴが開発された。これは基本的には多くの接合型
ＦＥＴ（以下、ＪＦＥＴと略す。）を第１図のように縦
にして並列に配置したもので、Ｎ型基板ｌ上に選択拡散
あるいはイオン注入により形成されたＰ型層２・・・が
エピタキシャル成長させたＮ型層３によって埋め込まれ
ている。Ｐ型層２がゲート領域となり、４はソース電極
、５はドレイン電極である。ドレイン電流は、−チャネ
ルのＪＦＥＴに比べると高いが、電流−電圧特性は同じ
である。
がほとんどなかった。そこでＦＥＴの利点を生かし、し
かも大電力を扱えるものとして、縦型多チャネルの接合
型ＦＥＴが開発された。これは基本的には多くの接合型
ＦＥＴ（以下、ＪＦＥＴと略す。）を第１図のように縦
にして並列に配置したもので、Ｎ型基板ｌ上に選択拡散
あるいはイオン注入により形成されたＰ型層２・・・が
エピタキシャル成長させたＮ型層３によって埋め込まれ
ている。Ｐ型層２がゲート領域となり、４はソース電極
、５はドレイン電極である。ドレイン電流は、−チャネ
ルのＪＦＥＴに比べると高いが、電流−電圧特性は同じ
である。
縦型多チャネルＪＦＥＴは、大電力が扱える、高電流を
流すと三極管間様、飽和特性を示す等、種々のすぐれた
特長を備えているが問題点もある。まず第１は、チャネ
ル部分がエピタキシャル成長Ｎ３と単結晶層１との接合
面に当っていることである。チャネル部分はＦＥＴ装置
において、最も重要な動作部であり、本来一つの層であ
るのが好ましいが、上記従来の装置ではそこが接合面と
なり、種々の欠陥の生じる原因となっている。第２の問
題点はチャネル幅の制御である。多チャネルＪＦＥＴで
はゲート間距離がすなわちチャネルの幅となるが、この
ゲート間距離はミクロンの単位である。そのため、フォ
トマスクのパターニングのむずかしさ、不純物の横方向
への拡がり等があって、この距離の制御がむずかしい。
流すと三極管間様、飽和特性を示す等、種々のすぐれた
特長を備えているが問題点もある。まず第１は、チャネ
ル部分がエピタキシャル成長Ｎ３と単結晶層１との接合
面に当っていることである。チャネル部分はＦＥＴ装置
において、最も重要な動作部であり、本来一つの層であ
るのが好ましいが、上記従来の装置ではそこが接合面と
なり、種々の欠陥の生じる原因となっている。第２の問
題点はチャネル幅の制御である。多チャネルＪＦＥＴで
はゲート間距離がすなわちチャネルの幅となるが、この
ゲート間距離はミクロンの単位である。そのため、フォ
トマスクのパターニングのむずかしさ、不純物の横方向
への拡がり等があって、この距離の制御がむずかしい。
この発明は、このよもな問題点のない半導体装置を提供
することをその目的とするものである。
することをその目的とするものである。
この発明は、多チャネルを有する接合型ＦＥＴにおいて
、各チャネルを構成するゲート領域の一方が埋込により
形成され、他方が半導体装置の表面側において拡散によ
り形成されていることを特徴とする半導体装置をその要
旨とする。
、各チャネルを構成するゲート領域の一方が埋込により
形成され、他方が半導体装置の表面側において拡散によ
り形成されていることを特徴とする半導体装置をその要
旨とする。
すなわち、この半導体装置では、チャネル部分は単結晶
層との接合面にあるのではなく、エピタキシャル層中に
あるので、接合面にチャネル部分がくる場合の種々の欠
陥を防ぐことができ、またチャネル幅は、拡散ゲートの
拡散長により決まるので制御しやすい。
層との接合面にあるのではなく、エピタキシャル層中に
あるので、接合面にチャネル部分がくる場合の種々の欠
陥を防ぐことができ、またチャネル幅は、拡散ゲートの
拡散長により決まるので制御しやすい。
つぎに、この発明を、その実施例をあられす図面にもと
づいて説明する。
づいて説明する。
第２図ないし第４図は、この発明にかかる半導体装置の
一実施例の製造工程をあられす。まず、第２図にみるよ
うに、単結晶の半導体基板１上に、埋込ゲートとなる層
２を薄板状に形成する。つぎに、第３図のようにエピタ
キシャル成長を施してエピタキシャルＮ３を形成するが
、その際は、後工程でこの層中に拡散ゲートを形成する
ので、それを考慮して厚みを決める。つぎに、第４図に
みるように、薄板状の埋込ゲートの端部に向かって、表
面から選択拡散を行い、拡散ゲート２を形成する。この
形成深さは、所望のチャネル幅が埋込ゲートとの間に形
成されるところまでである。
一実施例の製造工程をあられす。まず、第２図にみるよ
うに、単結晶の半導体基板１上に、埋込ゲートとなる層
２を薄板状に形成する。つぎに、第３図のようにエピタ
キシャル成長を施してエピタキシャルＮ３を形成するが
、その際は、後工程でこの層中に拡散ゲートを形成する
ので、それを考慮して厚みを決める。つぎに、第４図に
みるように、薄板状の埋込ゲートの端部に向かって、表
面から選択拡散を行い、拡散ゲート２を形成する。この
形成深さは、所望のチャネル幅が埋込ゲートとの間に形
成されるところまでである。
一つの埋込ゲート２上部にある二つの拡散ゲート２’、
２’間にソース電極４を、半導体装置裏面にドレイン電
極５を取る。Ｃはチャネル部分を示す。両ゲート領域２
，２′は電気的に接続されている。
２’間にソース電極４を、半導体装置裏面にドレイン電
極５を取る。Ｃはチャネル部分を示す。両ゲート領域２
，２′は電気的に接続されている。
このようにすると、チャネルはエピタキシャルＮ３中に
なるので、チャネルが接合面にくる場合に生じる様々の
欠陥を回避することができる。また、チャネル幅は、拡
散ゲート２′の拡散長く深さ）によって制御できるので
精度が良く、微細寸法のチャネル幅を得ることができる
。
なるので、チャネルが接合面にくる場合に生じる様々の
欠陥を回避することができる。また、チャネル幅は、拡
散ゲート２′の拡散長く深さ）によって制御できるので
精度が良く、微細寸法のチャネル幅を得ることができる
。
第５図は、他の実施例を示す。この実施例は、エピタキ
シャル成長によって埋込ゲートを形成するところまでは
、前記の実施例と同じである。その後、埋込ゲート２・
・・の間に向かって表面より選択拡散を行い拡散ゲート
２′を形成する。形成深さは、埋込ゲートとの間に所望
のチャネル幅が形成されたところで決まる。拡散ゲート
２′ ・・・間にソース電極４を、半導体装置裏面にド
レイン電極５を取る。Ｃはチャネル部分を示す。両ゲー
ト領域２．２′は任意の方法で電気的に接続されている
。
シャル成長によって埋込ゲートを形成するところまでは
、前記の実施例と同じである。その後、埋込ゲート２・
・・の間に向かって表面より選択拡散を行い拡散ゲート
２′を形成する。形成深さは、埋込ゲートとの間に所望
のチャネル幅が形成されたところで決まる。拡散ゲート
２′ ・・・間にソース電極４を、半導体装置裏面にド
レイン電極５を取る。Ｃはチャネル部分を示す。両ゲー
ト領域２．２′は任意の方法で電気的に接続されている
。
この実施例でも、前記の実施例と同様の効果が得られる
。
。
この発明の半導体装置は、以上のように構成されている
ため、エピタキシャル層と単結晶層の接合面がチャネル
部分にこない。したがって、接合面が動作部にくる場合
の種々の欠陥を回避できる。また、チャネル幅はゲート
間距離ではなく、拡散ゲートの拡散長で制御できるので
、精度がよく微細寸法のチャネル幅を得ることができる
。
ため、エピタキシャル層と単結晶層の接合面がチャネル
部分にこない。したがって、接合面が動作部にくる場合
の種々の欠陥を回避できる。また、チャネル幅はゲート
間距離ではなく、拡散ゲートの拡散長で制御できるので
、精度がよく微細寸法のチャネル幅を得ることができる
。
第１図は、従来例の構造説明図、第２図ないし第４図は
、この発明にかかる実施例の製造工程説明図、第５図は
別の実施例の構造説明図である。 ■・・・半導体基板 ２・・・埋込ゲート ２′・・・
拡散ゲート ３・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第１図 特開昭Ｇ１−７７３７２ （３） 第２図 円β糸宍ネ甫正書（自発） 昭和５９年１２月２２日
、この発明にかかる実施例の製造工程説明図、第５図は
別の実施例の構造説明図である。 ■・・・半導体基板 ２・・・埋込ゲート ２′・・・
拡散ゲート ３・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第１図 特開昭Ｇ１−７７３７２ （３） 第２図 円β糸宍ネ甫正書（自発） 昭和５９年１２月２２日
Claims (1)
- （１）多チャネルを有する接合型ＦＥＴにおいて、各チ
ャネルを構成するゲート領域の一方が埋込により形成さ
れ、他方が半導体装置の表面側において拡散により形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198904A JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198904A JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177372A true JPS6177372A (ja) | 1986-04-19 |
Family
ID=16398876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198904A Pending JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1955966A1 (en) | 2007-02-08 | 2008-08-13 | Funai Electric Co., Ltd. | Shock-absorbing packing material |
| US20250040166A1 (en) * | 2023-07-25 | 2025-01-30 | Semiconductor Components Industries, Llc | Planar JFET Device with Reduced Gate Resistance |
-
1984
- 1984-09-22 JP JP59198904A patent/JPS6177372A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1955966A1 (en) | 2007-02-08 | 2008-08-13 | Funai Electric Co., Ltd. | Shock-absorbing packing material |
| US7721894B2 (en) | 2007-02-08 | 2010-05-25 | Funai Electric Co., Ltd. | Shock-absorbing packing material, and shock-absorbing packing material for television receiver |
| US20250040166A1 (en) * | 2023-07-25 | 2025-01-30 | Semiconductor Components Industries, Llc | Planar JFET Device with Reduced Gate Resistance |
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