JPH02176821A - ディスク制御装置 - Google Patents
ディスク制御装置Info
- Publication number
- JPH02176821A JPH02176821A JP33306388A JP33306388A JPH02176821A JP H02176821 A JPH02176821 A JP H02176821A JP 33306388 A JP33306388 A JP 33306388A JP 33306388 A JP33306388 A JP 33306388A JP H02176821 A JPH02176821 A JP H02176821A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- disk device
- disk
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスク制御装置に関し、特にディスク装置の
記憶領域を複数の中央処理装置が共用するディスク制御
装置に間する。
記憶領域を複数の中央処理装置が共用するディスク制御
装置に間する。
従来、ディスク制御装置は一台の中央処理装置と一台も
しくは複数のディスク装置との間に接続され、ディスク
装置の制御を行なっている。
しくは複数のディスク装置との間に接続され、ディスク
装置の制御を行なっている。
上述したディスク制御装置は１台の中央処理装置にしか
接続できず、複数の中央処理装置のそれぞれがディスク
装置を使用したい゛場合には、それぞれが中央処理装置
にそれぞれディスク装置を接続することになり、個々の
中央処理装置のディスクへのアクセス時間が少ないとき
は、高価なディスク装置の効率的な利用が計れないとい
う欠点を有している。
接続できず、複数の中央処理装置のそれぞれがディスク
装置を使用したい゛場合には、それぞれが中央処理装置
にそれぞれディスク装置を接続することになり、個々の
中央処理装置のディスクへのアクセス時間が少ないとき
は、高価なディスク装置の効率的な利用が計れないとい
う欠点を有している。
本発明のディスク制御装置は、それぞれが異なる中央処
理装置に接続される少なくとも２つの入出力回路と、前
記中央処理装置から受けるディスク装置上の論理アドレ
スにアクセスされている前記入出力回路の識別番号を付
加したアドレス情報から前記ディスク装置上の物理アド
レスを指定する記憶領域指定回路と、前記入出力回路の
一つからのディスク装置へのアクセス要求により他の前
記入出力回路へアクセス要求禁止信号を送出し、前記記
憶領域指定回路から与えられる物理アドレスを用いて前
記ディスク装置を制御する制御回路とを有することによ
り構成される。
理装置に接続される少なくとも２つの入出力回路と、前
記中央処理装置から受けるディスク装置上の論理アドレ
スにアクセスされている前記入出力回路の識別番号を付
加したアドレス情報から前記ディスク装置上の物理アド
レスを指定する記憶領域指定回路と、前記入出力回路の
一つからのディスク装置へのアクセス要求により他の前
記入出力回路へアクセス要求禁止信号を送出し、前記記
憶領域指定回路から与えられる物理アドレスを用いて前
記ディスク装置を制御する制御回路とを有することによ
り構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
入出力回路１１．１２〜１ｎはそれぞれ中央処理装置と
の信号の授受を司る制御回路２への入出力ボートである
。ディスクインタフェース回路３は制御回路２とディス
ク装置とのインタフェース回路である。制御回路２は入
出力回路１１．〜１ｎの一つとディスクインタフェース
回路３との接続切替えと、ディスクインタフェース回路
３に接続されるディスク装置の制御と、入出力データを
一時格納するバッファメモリ５の制御とを行なう。
の信号の授受を司る制御回路２への入出力ボートである
。ディスクインタフェース回路３は制御回路２とディス
ク装置とのインタフェース回路である。制御回路２は入
出力回路１１．〜１ｎの一つとディスクインタフェース
回路３との接続切替えと、ディスクインタフェース回路
３に接続されるディスク装置の制御と、入出力データを
一時格納するバッファメモリ５の制御とを行なう。
記憶領域指定回路４はディスク装置の記憶領域をトラッ
ク番号とセクタとにより区分けした物理アドレスにより
区分けをし、この物理アドレスと制御袋ｆ２を介して入
力される中央処理装置からの論理アドレスとの対応をと
る回路で、使用物理アドレスの一元的な管理を行なう。
ク番号とセクタとにより区分けした物理アドレスにより
区分けをし、この物理アドレスと制御袋ｆ２を介して入
力される中央処理装置からの論理アドレスとの対応をと
る回路で、使用物理アドレスの一元的な管理を行なう。
以上の構成において、入出力回路１１〜１ｎの一つが接
続された中央処理装置からディスク装置へのアクセス指
示を受けると、入出力回路は制御回路２ヘアクセス要求
信号を送る。制御回路２は一つの入出力回路からアクセ
ス要求信号を受けると、他の入出力回路へディスク装置
が占有されている占有信号を送出し、他の中央処理装置
からのアクセスを禁止すると共にディスクインタフェー
ス回路３を介してディスク装置への制御を開始する０次
いで制御回路２は入出力回路を介して中央処理装置から
データの書込みまたは読取の指示を受けると、データは
バッファメモリ５を介してディスク装置との間で送受す
るが、中央処理装置から与えられるディスク装置上の論
理アドレスには入出力回路の番号を付して記憶領域指定
回路４に与えて、記憶領域指定回路４から指定するディ
スク装置上の物理アドレスを受け、ディスク装置へ送出
する。従って中央処理装置はディスク装置が他の中央処
理装置と共用されていることを意識する必要はない、な
お、記憶領域指定回路４も中央処理装置の番号を知る必
要はないが、中央処理装置ごとにディスク装置の記憶量
を分割しようとするときは、記憶領域指定回路４に、ア
ドレス情報として与えられる付加された入出力回路番号
ごとに予め記憶量を指定しておくことにより、記憶領域
指定回路４は入出力回路番号ごとにディスク装置の物理
アドレスを指定された最大量までに制限して使用するこ
ととなる。
続された中央処理装置からディスク装置へのアクセス指
示を受けると、入出力回路は制御回路２ヘアクセス要求
信号を送る。制御回路２は一つの入出力回路からアクセ
ス要求信号を受けると、他の入出力回路へディスク装置
が占有されている占有信号を送出し、他の中央処理装置
からのアクセスを禁止すると共にディスクインタフェー
ス回路３を介してディスク装置への制御を開始する０次
いで制御回路２は入出力回路を介して中央処理装置から
データの書込みまたは読取の指示を受けると、データは
バッファメモリ５を介してディスク装置との間で送受す
るが、中央処理装置から与えられるディスク装置上の論
理アドレスには入出力回路の番号を付して記憶領域指定
回路４に与えて、記憶領域指定回路４から指定するディ
スク装置上の物理アドレスを受け、ディスク装置へ送出
する。従って中央処理装置はディスク装置が他の中央処
理装置と共用されていることを意識する必要はない、な
お、記憶領域指定回路４も中央処理装置の番号を知る必
要はないが、中央処理装置ごとにディスク装置の記憶量
を分割しようとするときは、記憶領域指定回路４に、ア
ドレス情報として与えられる付加された入出力回路番号
ごとに予め記憶量を指定しておくことにより、記憶領域
指定回路４は入出力回路番号ごとにディスク装置の物理
アドレスを指定された最大量までに制限して使用するこ
ととなる。
本発明のディスク制御装置は、複数の入出力回路と入出
力回路を切替え制御する制御回路と、中央処理装置から
与えられるディスク装置上の論理アドレスに入出力回路
番号を付加したアドレス情報とディスク装置上の物理ア
ドレスとの対応をとる記憶領域指定回路と、ディスクイ
ンタフェース回路と、データを一時格納するメモリバッ
ファを有するデータ制御装置により、１台のディスク装
置をあたかも複数のディスク装置のごとく複数の中央処
理装置に接続使用でき、ディスク装置の稼働率を高め、
高価な記憶装置を効率良く使用することができる効果が
ある。
力回路を切替え制御する制御回路と、中央処理装置から
与えられるディスク装置上の論理アドレスに入出力回路
番号を付加したアドレス情報とディスク装置上の物理ア
ドレスとの対応をとる記憶領域指定回路と、ディスクイ
ンタフェース回路と、データを一時格納するメモリバッ
ファを有するデータ制御装置により、１台のディスク装
置をあたかも複数のディスク装置のごとく複数の中央処
理装置に接続使用でき、ディスク装置の稼働率を高め、
高価な記憶装置を効率良く使用することができる効果が
ある。
第１図は本発明の一実施例のブロック図である。
１１．１２〜１ｎ・・・入出力回路、２・・・制御回路
、３・・・ディスクインタフェース回路、４・・・記憶
領域指定回路、５・・・バッファメモリ。
、３・・・ディスクインタフェース回路、４・・・記憶
領域指定回路、５・・・バッファメモリ。
Claims (1)
- それぞれが異なる中央処理装置に接続される少なくとも
２つの入出力回路と、前記中央処理装置から受けるディ
スク装置上の論理アドレスにアクセスされている前記入
出力回路の識別番号を付加したアドレス情報から前記デ
ィスク装置上の物理アドレスを指定する記憶領域指定回
路と、前記入出力回路の一つからのディスク装置へのア
クセス要求により他の前記入出力回路へアクセス要求禁
止信号を送出し、前記記憶領域指定回路から与えられる
物理アドレスを用いて前記ディスク装置を制御する制御
回路とを有することを特徴とするディスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306388A JPH02176821A (ja) | 1988-12-27 | 1988-12-27 | ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306388A JPH02176821A (ja) | 1988-12-27 | 1988-12-27 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176821A true JPH02176821A (ja) | 1990-07-10 |
Family
ID=18261850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33306388A Pending JPH02176821A (ja) | 1988-12-27 | 1988-12-27 | ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02176821A (ja) |
-
1988
- 1988-12-27 JP JP33306388A patent/JPH02176821A/ja active Pending
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