JPH02176882A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02176882A JPH02176882A JP63328921A JP32892188A JPH02176882A JP H02176882 A JPH02176882 A JP H02176882A JP 63328921 A JP63328921 A JP 63328921A JP 32892188 A JP32892188 A JP 32892188A JP H02176882 A JPH02176882 A JP H02176882A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- erasable nonvolatile
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特にＩＣカードや産
業用１チツプマイクロコンピユータを実現するための半
導体集積回路に関する。
業用１チツプマイクロコンピユータを実現するための半
導体集積回路に関する。
（従来の技術）
従来の１チツプマイクロコンピユータの構成を第４図に
示す。図において、１１は中央制御装置（ＣＰ Ｕ）で
あり、このＣＰＵ１１はアドレスバス１４、データバス
１５、および制御バス１６を含むシステムバスを介して
ＲＯＭ１２、およびＲＡ Ｍ １３に接続されている。
示す。図において、１１は中央制御装置（ＣＰ Ｕ）で
あり、このＣＰＵ１１はアドレスバス１４、データバス
１５、および制御バス１６を含むシステムバスを介して
ＲＯＭ１２、およびＲＡ Ｍ １３に接続されている。
ＲＯＭ１２には、ＣＰＵＩＩの制御動作に必要なオペレ
ーティングシステムに代表される各種プログラムが記憶
されている。また、ＲＡ Ｍ ＋３には、ＣＰ Ｕ Ｉ
ｔにより処理される各種データが格納される。
ーティングシステムに代表される各種プログラムが記憶
されている。また、ＲＡ Ｍ ＋３には、ＣＰ Ｕ Ｉ
ｔにより処理される各種データが格納される。
このような構成の従来の１チツプマイクロコンピユータ
には、以下のような欠点がある。
には、以下のような欠点がある。
まず第１には、システムプログラムをＲＯＭ ＋２に記
憶しているため、そのプログラム内容を簡単には変更で
きない点である。特に、制御用マイコンの場合には、仕
様変更に伴うシステムプログラムの変更要求が多いため
、従来の構成では非常に不便であった。
憶しているため、そのプログラム内容を簡単には変更で
きない点である。特に、制御用マイコンの場合には、仕
様変更に伴うシステムプログラムの変更要求が多いため
、従来の構成では非常に不便であった。
第２には、データをＲＡＭ１３に格納しているため、電
源供給異常（停電や電池切れ）によりデータの消失が発
生する点である。これは、ＩＣカード等の電池動作シス
テムにおいては致命的な欠点であり、また制御用マイコ
ンおいてもデータ消失を避けるためにはバックアップシ
ステムや補助記憶装置が必要となるためコストアップに
つながる。
源供給異常（停電や電池切れ）によりデータの消失が発
生する点である。これは、ＩＣカード等の電池動作シス
テムにおいては致命的な欠点であり、また制御用マイコ
ンおいてもデータ消失を避けるためにはバックアップシ
ステムや補助記憶装置が必要となるためコストアップに
つながる。
また、ＣＰＵＩＩ内の命令デコーダも通常はＲＯＭで構
成されているため、プログラム変更が困難であり新アー
キテクチャのＣＰＵの開発には膨大な費用と時間が必要
となる。このため、一般のＣＰＵは万人向けの汎用ＣＰ
Ｕとしてしか実現されておらず、特定のユーザにとって
は不要な命令が多く、また必要な命令が無いという場合
が多々ある。
成されているため、プログラム変更が困難であり新アー
キテクチャのＣＰＵの開発には膨大な費用と時間が必要
となる。このため、一般のＣＰＵは万人向けの汎用ＣＰ
Ｕとしてしか実現されておらず、特定のユーザにとって
は不要な命令が多く、また必要な命令が無いという場合
が多々ある。
さらに、人工知能やニューラルネットに代表される学習
機能を伴ったシステムを構築する場合、固定アーキテク
チャのＣＰＵでは非常にソフトへの負担が膨大する欠点
がある。
機能を伴ったシステムを構築する場合、固定アーキテク
チャのＣＰＵでは非常にソフトへの負担が膨大する欠点
がある。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来では
プログラム疫史や電源異常に対するデータ保護が困難で
あった点を改善し、プログラム変更を容易に実行でき、
しかもデータ保護を充分に行なうことができる半導体集
積回路を提供することを目的とする。
プログラム疫史や電源異常に対するデータ保護が困難で
あった点を改善し、プログラム変更を容易に実行でき、
しかもデータ保護を充分に行なうことができる半導体集
積回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段および作用）この発明の半
導体集積回路は、論理回路部と、一括紫外線消去型不揮
発性メモリと、電気的書込み消去可能不揮発性メモリと
を同一チップ上に具備することを第１の特徴とする。
導体集積回路は、論理回路部と、一括紫外線消去型不揮
発性メモリと、電気的書込み消去可能不揮発性メモリと
を同一チップ上に具備することを第１の特徴とする。
第２には、前記論理回路部が中央制御装置を含み、前記
一括紫外線消去型不揮発性メモリには前記中央制御装置
の制御動作を司るプログラムが記憶され、前記電気的書
込み消去可能不揮発性メモリには前記中央制御装置によ
り処理される各種データが格納され、これら中央＃Ｊ御
装置、一括紫外線消去型不揮発性メモリおよび電気的書
込み消去可能不揮発性メモリをシステムバスにより結合
してマイクロコンピュータを実現することを特徴とする
。このマイクロコンピュータにおいては、枯葉外線消去
型不揮発性メモリにプログラムが記憶され、電気的書込
み消去可能不揮発性メモリに各種データが格納されるの
で、プログラム変更を容易に実行できると共に、電源異
常に対するデータ消失を防止することが可能になる。
一括紫外線消去型不揮発性メモリには前記中央制御装置
の制御動作を司るプログラムが記憶され、前記電気的書
込み消去可能不揮発性メモリには前記中央制御装置によ
り処理される各種データが格納され、これら中央＃Ｊ御
装置、一括紫外線消去型不揮発性メモリおよび電気的書
込み消去可能不揮発性メモリをシステムバスにより結合
してマイクロコンピュータを実現することを特徴とする
。このマイクロコンピュータにおいては、枯葉外線消去
型不揮発性メモリにプログラムが記憶され、電気的書込
み消去可能不揮発性メモリに各種データが格納されるの
で、プログラム変更を容易に実行できると共に、電源異
常に対するデータ消失を防止することが可能になる。
第３には、前記中央制御装置に含まれる命令デコーダが
一括紫外線消去型不揮発性メモリまたは電気的書込み消
去可能不揮発性メモリによって構成されていることを特
徴とする。したがって、命令デコーダのプログラム変更
が可能となり、仕様形式に適したアーキテクチャを有す
る中央制御装置を容易に実現することが可能になる。
一括紫外線消去型不揮発性メモリまたは電気的書込み消
去可能不揮発性メモリによって構成されていることを特
徴とする。したがって、命令デコーダのプログラム変更
が可能となり、仕様形式に適したアーキテクチャを有す
る中央制御装置を容易に実現することが可能になる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。第１
図にこの発明の一実施例に係る半導体集積回路として１
チツプマイクロコンピユータの構成を示す。この１チツ
プマイクロコンピユータは、ＣＰＵ２１と、一括紫外線
消去型不揮発性メモリ（ＥＰＲＯＭ）２２と、電気的書
込み消去可能不揮発性メモリ（Ｅ２ ＦＲＯＭ）２３と
、これらをそれぞれ相互接続するアドレスバス２４、デ
ータバス２５、制御バス２６を同一チップ上に具備して
いる。
図にこの発明の一実施例に係る半導体集積回路として１
チツプマイクロコンピユータの構成を示す。この１チツ
プマイクロコンピユータは、ＣＰＵ２１と、一括紫外線
消去型不揮発性メモリ（ＥＰＲＯＭ）２２と、電気的書
込み消去可能不揮発性メモリ（Ｅ２ ＦＲＯＭ）２３と
、これらをそれぞれ相互接続するアドレスバス２４、デ
ータバス２５、制御バス２６を同一チップ上に具備して
いる。
ＥＰＲＯＭ２２にはＣＰＵ２１の制御動作を司る基本プ
ログラムが搭載されており、またＥＰＲＯＭ２３にはＣ
ＰＵ２１により処理される各種データが格納される。
ログラムが搭載されており、またＥＰＲＯＭ２３にはＣ
ＰＵ２１により処理される各種データが格納される。
次に、このマイクロコンピュータの基本動作を説明する
。まず、ＣＰＵ２１は次に実行すべき内容を知るために
ＥＰＲＯＭ２２をアクセスする。つまり、ＣＰＵ２１は
、所定のアドレスをアドレスバス２４を介してＥＰＲＯ
Ｍ２２に供給すると共に、制御バス２６内の１本の制御
信号である読出しイネーブル信号ＲＥを立下げる。これ
によって、ＥＰＲＯＭ２２からは指定されたアドレスに
対応したデータがデータバス２５上に読出される。ＣＰ
Ｕ２１は、読出しイネーブル信号ｎの立上りでそのデー
タバス２５上のデータ内容を読込み、この読込んだデ〜
り内容に従った処理を実行する。例えば、そのデータ内
容がＥ２ＦＲＯＭ２３への再込み命令であったとすると
、ＣＰＵ２１はＥＰＲＯＭ２３（７）書込み位置を示す
アドレスをアドレスバス２４に送出すると共に、書込む
べきデータをデータバス２５に送出する。そして、ＣＰ
Ｕ２１は、制御バス２Ｂ内の１本の制御信号線である書
込みイネーブル信号ＷＥを立下げる。これによって、Ｅ
２ ＦＲＯＭ２３の指定されたアドレスには、書込みイ
ネーブル信号ＷＥの立下りでデータが書込まれる。
。まず、ＣＰＵ２１は次に実行すべき内容を知るために
ＥＰＲＯＭ２２をアクセスする。つまり、ＣＰＵ２１は
、所定のアドレスをアドレスバス２４を介してＥＰＲＯ
Ｍ２２に供給すると共に、制御バス２６内の１本の制御
信号である読出しイネーブル信号ＲＥを立下げる。これ
によって、ＥＰＲＯＭ２２からは指定されたアドレスに
対応したデータがデータバス２５上に読出される。ＣＰ
Ｕ２１は、読出しイネーブル信号ｎの立上りでそのデー
タバス２５上のデータ内容を読込み、この読込んだデ〜
り内容に従った処理を実行する。例えば、そのデータ内
容がＥ２ＦＲＯＭ２３への再込み命令であったとすると
、ＣＰＵ２１はＥＰＲＯＭ２３（７）書込み位置を示す
アドレスをアドレスバス２４に送出すると共に、書込む
べきデータをデータバス２５に送出する。そして、ＣＰ
Ｕ２１は、制御バス２Ｂ内の１本の制御信号線である書
込みイネーブル信号ＷＥを立下げる。これによって、Ｅ
２ ＦＲＯＭ２３の指定されたアドレスには、書込みイ
ネーブル信号ＷＥの立下りでデータが書込まれる。
このように構成されるマイクロコンピュータにおいては
、ＥＰＲＯＭ２２１こプログラムが５己憶され、Ｅ：’
ＦＲＯＭ２３にデータが格納されているので、プログラ
ム変更およびデータ消失の防止を容易に実現できる。し
たがって、コンピュータシステムの仕様変更に対して柔
軟に対応することができると共に、バックアップシステ
ム等の手段を用いることなく簡単な構成でデータ保護が
可能になる。
、ＥＰＲＯＭ２２１こプログラムが５己憶され、Ｅ：’
ＦＲＯＭ２３にデータが格納されているので、プログラ
ム変更およびデータ消失の防止を容易に実現できる。し
たがって、コンピュータシステムの仕様変更に対して柔
軟に対応することができると共に、バックアップシステ
ム等の手段を用いることなく簡単な構成でデータ保護が
可能になる。
第２図にＣＰＵ２１の構成を示す。ＣＰＵ２１は、算術
的論理演算部（ＡＬＵ）３１と、命令デコーダ３２と、
各種レジスタ群３３と、内部バス３４と、内部制御バス
３５とを具備している。ＡＬＵ３！、命令デコーダ３２
、および各種レジスタ群３３は、内部バス３４によって
相互接続されている。内部制御バス３５は、命令デコー
ダ３２から出力される駆動制御信号をＡＬＵ３１、各種
レジスタ群３３に伝達すると共に、命令デコーダ３２か
ら出力される出力制御信号を内部バス３４に伝達してア
ドレスバス、データバス、および制御バスへの信号出力
を制御する。
的論理演算部（ＡＬＵ）３１と、命令デコーダ３２と、
各種レジスタ群３３と、内部バス３４と、内部制御バス
３５とを具備している。ＡＬＵ３！、命令デコーダ３２
、および各種レジスタ群３３は、内部バス３４によって
相互接続されている。内部制御バス３５は、命令デコー
ダ３２から出力される駆動制御信号をＡＬＵ３１、各種
レジスタ群３３に伝達すると共に、命令デコーダ３２か
ら出力される出力制御信号を内部バス３４に伝達してア
ドレスバス、データバス、および制御バスへの信号出力
を制御する。
命令デコーダ３２は、ＥＦＲＯＭまたはＥ２ ＦＲＯＭ
により構成されている。したがって、このＣＰＵにおい
てはアーキテクチャの変更が容品になり、仕様形式に応
じたＣＰＵをユーザーの手によって短時間にしかも低コ
ストで実現することが可能である。
により構成されている。したがって、このＣＰＵにおい
てはアーキテクチャの変更が容品になり、仕様形式に応
じたＣＰＵをユーザーの手によって短時間にしかも低コ
ストで実現することが可能である。
第３図にＣＰＵ２１の他の実施例を示す。このＣＰＵ２
１は、学習機能の実現に適した構成になっている。この
ＣＰＵ２１は、第２図の構成に加え自己プログラム可能
なデコーダ（学習デコーダ）７３を備えている。この学
習デコーダ７３はＥ２ ＦＲＯＭによって構成され、ま
たその駆動制御は命令デコーダ３２から内部制御バス３
５を介して供給される駆動制御信号によって行われる。
１は、学習機能の実現に適した構成になっている。この
ＣＰＵ２１は、第２図の構成に加え自己プログラム可能
なデコーダ（学習デコーダ）７３を備えている。この学
習デコーダ７３はＥ２ ＦＲＯＭによって構成され、ま
たその駆動制御は命令デコーダ３２から内部制御バス３
５を介して供給される駆動制御信号によって行われる。
また、命令デコーダ３２には学習アルゴリズムが搭載さ
れ、学習デコーダ７３には学習によりその論理を変換す
る機能が設けられている。したがって、学習デコーダ７
３は、学習によってそのプログラムが変更される。
れ、学習デコーダ７３には学習によりその論理を変換す
る機能が設けられている。したがって、学習デコーダ７
３は、学習によってそのプログラムが変更される。
このため、人工知能やニューラルネットに代表される学
習機能を伴ったシステムの構築に適したＣＰＵが実現さ
れる。
習機能を伴ったシステムの構築に適したＣＰＵが実現さ
れる。
尚、ここでは１チツプマイクロコンピユータの構成につ
いて説明したが、同様の構成で■ｃカードを実現するこ
とも可能である。
いて説明したが、同様の構成で■ｃカードを実現するこ
とも可能である。
［発明の効果］
以上のように、この発明によれば、プログラム変更を容
易に実行でき、しかもデータ保護を充分に行なうことが
可能になり、ＩＣカードや１チツプマイクロコンピユー
タの実現に適した半導体集積回路が得られる。
易に実行でき、しかもデータ保護を充分に行なうことが
可能になり、ＩＣカードや１チツプマイクロコンピユー
タの実現に適した半導体集積回路が得られる。
第１図はこの発明の一実施例に係る半導体集積回路を示
すブロック図、第２図および第３図はそれぞれ第１図に
示した半導体集積回路に搭載されるＣＰＵの構成を示す
ブロック図、第４図は従来の半導体集積回路を示すブロ
ック図である。 ２１・・・ＣＰＵ、２２・・・ＥＰＲＯＭ、２３・・・
Ｅ２ＰＲＯＭ１３２・・・命令デコーダ、７３・・・学
習デコーダ。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２図
すブロック図、第２図および第３図はそれぞれ第１図に
示した半導体集積回路に搭載されるＣＰＵの構成を示す
ブロック図、第４図は従来の半導体集積回路を示すブロ
ック図である。 ２１・・・ＣＰＵ、２２・・・ＥＰＲＯＭ、２３・・・
Ｅ２ＰＲＯＭ１３２・・・命令デコーダ、７３・・・学
習デコーダ。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２図
Claims (7)
- （１）論理回路部と、一括紫外線消去型不揮発性メモリ
と、電気的書込み消去可能不揮発性メモリとを同一チッ
プ上に具備することを特徴とする半導体集積回路。 - （２）前記半導体集積回路はマイクロコンピュータであ
り、前記論理回路部は中央制御装置を含み、前記一括紫
外線消去型不揮発性メモリには前記中央制御装置の制御
動作を司るプログラムが記憶され、前記電気的書込み消
去可能不揮発性メモリには前記中央制御装置により処理
される各種データが格納され、これら中央制御装置、一
括紫外線消去型不揮発性メモリおよび電気的書込み消去
可能不揮発性メモリはシステムバスにより結合されてい
ることを特徴とする請求項１記載の半導体集積回路。 - （３）前記中央制御装置は、算術的論理演算装置と、レ
ジスタ群と、命令デコーダ部を具備し、前記命令デコー
ダ部は一括紫外線消去型不揮発性メモリによって構成さ
れていることを特徴とする請求項２記載の半導体集積回
路。 - （４）前記中央制御装置は、算術的論理演算装置と、レ
ジスタ群と、命令デコーダ部を具備し、前記命令デコー
ダ部は電気的書込み消去可能不揮発性メモリによって構
成されていることを特徴とする請求項２記載の半導体集
積回路。 - （５）前記中央制御装置はさらに自己プログラム可能な
デコーダ部を具備していることを特徴とする請求項２記
載の半導体集積回路。 - （６）前記自己プログラム可能なデコーダ部は電気的書
込み消去可能不揮発性メモリによって構成され、前記命
令デコーダ部は一括紫外線消去型不揮発性メモリによっ
て構成されていることを特徴とする請求項５記載の半導
体集積回路。 - （７）前記命令デコーダ部には学習アルゴリズムが搭載
され、前記自己プログラム可能デコーダ部には学習によ
りその論理を変換する機能を具備していることを特徴と
する請求項６記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328921A JPH02176882A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路 |
| EP89123046A EP0376063A3 (en) | 1988-12-28 | 1989-12-13 | Programmable single-chip microcomputer |
| KR1019890019288A KR900010783A (ko) | 1988-12-28 | 1989-12-22 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328921A JPH02176882A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176882A true JPH02176882A (ja) | 1990-07-10 |
Family
ID=18215580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328921A Pending JPH02176882A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0376063A3 (ja) |
| JP (1) | JPH02176882A (ja) |
| KR (1) | KR900010783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007264B1 (en) * | 2003-05-02 | 2006-02-28 | Xilinx, Inc. | System and method for dynamic reconfigurable computing using automated translation |
| US8806107B2 (en) | 2010-09-22 | 2014-08-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of controlling memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69319162T2 (de) * | 1992-03-26 | 1999-03-25 | Hitachi Vlsi Engineering Corp., Kodaira, Tokio/Tokyo | Flash-Speicher |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57140964A (en) * | 1981-02-20 | 1982-08-31 | Nissan Motor Co Ltd | Lubrication mechanism for transfer axle |
| JPS58139265A (ja) * | 1982-02-13 | 1983-08-18 | Dainippon Printing Co Ltd | マイクロコンピユ−タ |
| JPS61147340A (ja) * | 1984-12-20 | 1986-07-05 | Matsushita Electronics Corp | シングルチツプマイクロコンピユ−タ |
| JPS6138326B2 (ja) * | 1980-12-18 | 1986-08-28 | Daihatsu Motor Co Ltd | |
| JPS624964A (ja) * | 1985-06-28 | 1987-01-10 | Daikin Mfg Co Ltd | トルクコンバ−タのｐｔｏ軸潤滑装置 |
-
1988
- 1988-12-28 JP JP63328921A patent/JPH02176882A/ja active Pending
-
1989
- 1989-12-13 EP EP89123046A patent/EP0376063A3/en not_active Withdrawn
- 1989-12-22 KR KR1019890019288A patent/KR900010783A/ko not_active Ceased
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6138326B2 (ja) * | 1980-12-18 | 1986-08-28 | Daihatsu Motor Co Ltd | |
| JPS57140964A (en) * | 1981-02-20 | 1982-08-31 | Nissan Motor Co Ltd | Lubrication mechanism for transfer axle |
| JPS58139265A (ja) * | 1982-02-13 | 1983-08-18 | Dainippon Printing Co Ltd | マイクロコンピユ−タ |
| JPS61147340A (ja) * | 1984-12-20 | 1986-07-05 | Matsushita Electronics Corp | シングルチツプマイクロコンピユ−タ |
| JPS624964A (ja) * | 1985-06-28 | 1987-01-10 | Daikin Mfg Co Ltd | トルクコンバ−タのｐｔｏ軸潤滑装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007264B1 (en) * | 2003-05-02 | 2006-02-28 | Xilinx, Inc. | System and method for dynamic reconfigurable computing using automated translation |
| US8806107B2 (en) | 2010-09-22 | 2014-08-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of controlling memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0376063A2 (en) | 1990-07-04 |
| EP0376063A3 (en) | 1990-08-08 |
| KR900010783A (ko) | 1990-07-09 |
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