JPH0217717A - 出力回路 - Google Patents
出力回路Info
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- JPH0217717A JPH0217717A JP63168308A JP16830888A JPH0217717A JP H0217717 A JPH0217717 A JP H0217717A JP 63168308 A JP63168308 A JP 63168308A JP 16830888 A JP16830888 A JP 16830888A JP H0217717 A JPH0217717 A JP H0217717A
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- 238000010586 diagram Methods 0.000 description 8
- 230000005670 electromagnetic radiation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、相補型ＭＯＳトランジスタ（以下。
ＭＯＳＦＥＴという、）から成るところの高駆動能力を
持つ出力回路に関する。
持つ出力回路に関する。
本発明は、相補型ＭＯＳＦＥＴから成る出力回路におい
て、最終段のＰ型およびＮ型ＭＯＳ Ｆ ＥＴのゲート
を駆動する信号を制御することにより、出力信号に発生
するオーバシュートまたは、アンダーシュートを小さく
して、かつ出力信号の輻射ノイズが小さい出力回路を供
給するものである。
て、最終段のＰ型およびＮ型ＭＯＳ Ｆ ＥＴのゲート
を駆動する信号を制御することにより、出力信号に発生
するオーバシュートまたは、アンダーシュートを小さく
して、かつ出力信号の輻射ノイズが小さい出力回路を供
給するものである。
［従来の技術〕
従来の出力回路は第４図に示される様に、（４１）の最
終段の相補型ＭＯＳインバータと最終段インバータのゲ
ートを駆動する為の（４２）の相補型ＭＯＳインバータ
からなるプリバッファから構成されている。最終段のイ
ンバータ出力は（４３）の出力端子を通って高負荷を持
つところの外部回路に接続されている。一般に高駆動能
力を要求する出力回路においては、（４１）のインバー
タの（４４）のＰ型ＭＯＳＦＥＴと（４５）のＮ型ＭＯ
ＳＦＥＴの駆動能力は比較的大きくなっている。又、（
４２）のプリバッファの（４６）と（４７）のＭＯＳ
Ｆ ＥＴの駆動能力は、（４４）と（４５）に比較して
小さくなっている。
終段の相補型ＭＯＳインバータと最終段インバータのゲ
ートを駆動する為の（４２）の相補型ＭＯＳインバータ
からなるプリバッファから構成されている。最終段のイ
ンバータ出力は（４３）の出力端子を通って高負荷を持
つところの外部回路に接続されている。一般に高駆動能
力を要求する出力回路においては、（４１）のインバー
タの（４４）のＰ型ＭＯＳＦＥＴと（４５）のＮ型ＭＯ
ＳＦＥＴの駆動能力は比較的大きくなっている。又、（
４２）のプリバッファの（４６）と（４７）のＭＯＳ
Ｆ ＥＴの駆動能力は、（４４）と（４５）に比較して
小さくなっている。
しかし、出力回路の高駆動能力を高めると、第５図に示
すように、出力信号の波形変化（トランジェント、エツ
ジ）が鋭くなり、大きなオーバシュート（５１）とアン
ダーシュート（５２）を発生する。このオーバシェード
とアンダーシュートは出力回路の次段に接続されるＩＣ
を破壊する問題が有り、又、電磁波輻射ノイズは、テレ
ビ等の電波障害を引き起こす問題がある。これらの問題
は、出力信号の波形変化が鋭いほど大きく、波形変化が
がなだらかなほど小さい０本発明は、この様な問題を解
決するものでその目的とするところは高駆動能力の出力
を保ちながら、出力波形に大きなオーバシェードとアン
ダーシェードを発生せず、かつ、電磁波輻射ノイズの小
さい出力回路を提供するものである。
すように、出力信号の波形変化（トランジェント、エツ
ジ）が鋭くなり、大きなオーバシュート（５１）とアン
ダーシュート（５２）を発生する。このオーバシェード
とアンダーシュートは出力回路の次段に接続されるＩＣ
を破壊する問題が有り、又、電磁波輻射ノイズは、テレ
ビ等の電波障害を引き起こす問題がある。これらの問題
は、出力信号の波形変化が鋭いほど大きく、波形変化が
がなだらかなほど小さい０本発明は、この様な問題を解
決するものでその目的とするところは高駆動能力の出力
を保ちながら、出力波形に大きなオーバシェードとアン
ダーシェードを発生せず、かつ、電磁波輻射ノイズの小
さい出力回路を提供するものである。
本発明の出力回路は、（１）Ｐ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴから構成される相補型ＭＯＳインバータにお
いて、複数個の前記インバータのＰ型ＭＯＳＦＥＴのソ
ース側と、Ｎ型ＭＯＳＦＥＴのソース側が、それぞれに
並列に接続しており、複数個の前記インバータのドレイ
ン側が、各々が並列に接続され、前記並列に接続された
相補型ＭＯＳインバータの内の第１の相補型ＭＯＳイン
バータのゲートは、相補型ＭＯＳインバータから構成さ
れるプリバッファのドレインと第１の抵抗を介して接続
し、前記並列に接続された相補型ＭＯＳインバータの内
の第２の相補型ＭＯＳインバータのゲートは、前記プリ
バッファのドレインと第２の抵抗を介して接続する。以
後同様に、並列に接続された複数個の相補型ＭＯＳイン
バータの第ｎ番目のゲートは前記プリバッファのドレイ
ンと第ｎ番目の抵抗を介して接続する事を特徴とする。
ＯＳＦＥＴから構成される相補型ＭＯＳインバータにお
いて、複数個の前記インバータのＰ型ＭＯＳＦＥＴのソ
ース側と、Ｎ型ＭＯＳＦＥＴのソース側が、それぞれに
並列に接続しており、複数個の前記インバータのドレイ
ン側が、各々が並列に接続され、前記並列に接続された
相補型ＭＯＳインバータの内の第１の相補型ＭＯＳイン
バータのゲートは、相補型ＭＯＳインバータから構成さ
れるプリバッファのドレインと第１の抵抗を介して接続
し、前記並列に接続された相補型ＭＯＳインバータの内
の第２の相補型ＭＯＳインバータのゲートは、前記プリ
バッファのドレインと第２の抵抗を介して接続する。以
後同様に、並列に接続された複数個の相補型ＭＯＳイン
バータの第ｎ番目のゲートは前記プリバッファのドレイ
ンと第ｎ番目の抵抗を介して接続する事を特徴とする。
（２）前記出力回路において第１、第２、…、第ｎ番目
の抵抗値は、次第に大きな値をとる事を特徴とする。
の抵抗値は、次第に大きな値をとる事を特徴とする。
（３）前記出力回路において、前記並列に接続されたＰ
型ＭＯＳ Ｆ ＥＴのソース側に直列に単一のＰ型ＭＯ
ＳＦＥＴのドレインが接続され、前記単一のＰ型ＭＯＳ
ＦＥＴのゲートは、前記プリバッファのドレインに接続
され、かつ前記並列に接続されたＮ型ＭＯＳＦＥＴのソ
ース側に直列に単一のＮ型ＭＯＳＦＥＴのドレインが接
続され前記単一のＮ型ＭＯＳＦＥＴのゲートは、前記プ
リバッファのドレインに接続している事を特徴とする。
型ＭＯＳ Ｆ ＥＴのソース側に直列に単一のＰ型ＭＯ
ＳＦＥＴのドレインが接続され、前記単一のＰ型ＭＯＳ
ＦＥＴのゲートは、前記プリバッファのドレインに接続
され、かつ前記並列に接続されたＮ型ＭＯＳＦＥＴのソ
ース側に直列に単一のＮ型ＭＯＳＦＥＴのドレインが接
続され前記単一のＮ型ＭＯＳＦＥＴのゲートは、前記プ
リバッファのドレインに接続している事を特徴とする。
本発明の上述の構成によれば、並列に接続された相補型
ＭＯＳインバータの各々の駆動能力は。
ＭＯＳインバータの各々の駆動能力は。
小、又は、中で有るが、並列接続されているため、総合
すると高駆動出力を持っている。この様な並列に接続さ
れたＭＯＳインバータにおいて。
すると高駆動出力を持っている。この様な並列に接続さ
れたＭＯＳインバータにおいて。
各々のゲートがプリバッファの出力から漸次に大きな抵
抗を介して接続されているため、プリバッファの出力信
号により、並列接続されたＭＯＳインバータが、順々に
“オン”し、それにともない駆動能力も大きくなる。こ
の為トランジェント、エツジの緩やかな信号波形が得ら
れる。
抗を介して接続されているため、プリバッファの出力信
号により、並列接続されたＭＯＳインバータが、順々に
“オン”し、それにともない駆動能力も大きくなる。こ
の為トランジェント、エツジの緩やかな信号波形が得ら
れる。
［実 施 例］
以下に本発明の実施例を図面にもとずいて説明する。第
１図は、本発明における出力回路の構成図である。第２
図は、本発明における出力回路（第１図）の各部分に於
ける信号波形ならびにタイミング図である。第１図の（
１）は、３個の相補型ＭＯＳインバータが、ソース側と
ドレイン側が並列に接続されて、最終段の高駆動能力を
得る所の相補型ＭＯＳインバータを構成している例であ
る。この例では、３個並列であるが、−前約には並列個
数が多いほど高駆動能力をもつため、得ようとする駆動
能力にみあう個数を選択している。（２）は、最終段の
相補型ＭＯＳインバータを駆動するためのプリバッファ
である。（１）の並列に接続された相補型ＭＯＳインバ
ータの内の（６）の第１の相補型ＭＯＳインバータのゲ
ートは、プリバッファ（２）のドレインと抵抗（３）を
介して接続している。第２の相補型ＭＯＳインバータ（
７）のゲートは、（４）の抵抗を介して、前プリバッフ
ァ（２）のドレインと接続し、第３の相補型ＭＯＳイン
バータ（８）のゲートは（５）の抵抗を介して、前プリ
バッファ（２）のドレインと接続している。ここで（３
）（４）、（５）の抵抗値は、漸次大きな値をとる１本
例は、相補型ＭＯＳインバータが３個並列の場合を述べ
たが、−前約には、３個以上にも拡張できる。第１図の
回路動作を第２図の信号波形とタイミング図にもとずき
ながら説明する。初期状態において、プリバッファのデ
ータ信号φ、が“Ｉ−”の場合、プリバッファ出力信号
φ２“Ｈ“であり、（１）の並列に接続された最終段出
力インバータの各ゲート信号φ１、φ４、φ５、は、”
Ｈ”である、このため、第１、第２、第３の相補型ＭＯ
ＳインバータのＰ型ＭＯＳ Ｆ ＥＴは。
１図は、本発明における出力回路の構成図である。第２
図は、本発明における出力回路（第１図）の各部分に於
ける信号波形ならびにタイミング図である。第１図の（
１）は、３個の相補型ＭＯＳインバータが、ソース側と
ドレイン側が並列に接続されて、最終段の高駆動能力を
得る所の相補型ＭＯＳインバータを構成している例であ
る。この例では、３個並列であるが、−前約には並列個
数が多いほど高駆動能力をもつため、得ようとする駆動
能力にみあう個数を選択している。（２）は、最終段の
相補型ＭＯＳインバータを駆動するためのプリバッファ
である。（１）の並列に接続された相補型ＭＯＳインバ
ータの内の（６）の第１の相補型ＭＯＳインバータのゲ
ートは、プリバッファ（２）のドレインと抵抗（３）を
介して接続している。第２の相補型ＭＯＳインバータ（
７）のゲートは、（４）の抵抗を介して、前プリバッフ
ァ（２）のドレインと接続し、第３の相補型ＭＯＳイン
バータ（８）のゲートは（５）の抵抗を介して、前プリ
バッファ（２）のドレインと接続している。ここで（３
）（４）、（５）の抵抗値は、漸次大きな値をとる１本
例は、相補型ＭＯＳインバータが３個並列の場合を述べ
たが、−前約には、３個以上にも拡張できる。第１図の
回路動作を第２図の信号波形とタイミング図にもとずき
ながら説明する。初期状態において、プリバッファのデ
ータ信号φ、が“Ｉ−”の場合、プリバッファ出力信号
φ２“Ｈ“であり、（１）の並列に接続された最終段出
力インバータの各ゲート信号φ１、φ４、φ５、は、”
Ｈ”である、このため、第１、第２、第３の相補型ＭＯ
ＳインバータのＰ型ＭＯＳ Ｆ ＥＴは。
才ブで、Ｎ型ＭＯＳＦＥＴが、°オン°しており最終段
出力インバータの出力信号φ６は、“Ｌ”である、この
状態からφ１の信号が“Ｌ→Ｈ”へ変化すると、プリバ
ッファの出力は、”Ｈ→Ｌ“へ鋭く変化するが、（１）
の並列に接続され相補型ＭＯＳインバータの第１の相補
型ＭＯＳインバータ（６）のゲートは抵抗（３）を介し
て、信号が伝帳するため、φ、の信号波形は、なだらか
に立ち下がる。この様な信号波形φ、が、入ると第１の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、緩やか
に“オン”する、さらに第２の相補型ＭＯＳインバータ
（７）のゲート信号φ４は、抵抗（４）を介して前プリ
バッファ（２）のドレインに接続しており、抵抗（４）
は、抵抗（５）より大きな値を取るため、第２の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第１の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴより遅れてさらに
ゆるやかに”オン”する、また第３の相補型ＭＯＳイン
バータ（８）のゲート信号φ、は、抵抗（５）を介して
前プリバッファ（２）のドレインに接続しており、抵抗
（５）は、抵抗（４）より大きな値を取るため、第３の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第２の
相補型Ｍ ＯＳインバータのＰ型ＭＯＳＦＥＴより遅れ
てさらにゆるやかに“オン”する０以上の様に並列に接
続された相補型ＭＯＳインバータのＰ型ＭＯ５ＦＥＴが
、順々に“オン”するため、駆動能力も順々に加算され
最終段出力インバータの出力信号φ６は“Ｌ −Ｈ″へ
なだらかに立ち上がる８次に前プリバッファ（２）のデ
ータ信号φ１ ”Ｈ−Ｌ”へ変化する場合、並列に接続
された相補型ＭＯＳインバータにおいて、第１の相補型
ＭＯＳインバータ（６）、第２の相補型ＭＯＳインバー
タ（７）、第３の相補型ＭＯＳインバータ（８）のゲー
トは、順々“Ｌ−Ｈ“へ、立ち上がるため各々のＮ型Ｍ
ＯＳ Ｆ Ｅ Ｔが順々に“オン”する、よって最終
段出力インバータの出力信号φ６“Ｈ−Ｌ”へなだらか
に立ち下る。第３図は、本発明の第１図にたいして、貫
通電流を小さくした実施例である。相補型ＭＯＳインバ
ータにおいてＰ型ＭＯＳ Ｆ ＥＴのソース側に直列に
（３１）の単一のＰ型ＭＯＳＦＥＴが接続し、並列に接
続された相補型ＭＯＳインバータのＮ型ＭＯＳＦＥＴの
ソース側に直列に（３２）の単一のＰ型ＭＯＳＦＥＴが
接続している。初期状態においてプリバッファ（３６）
のデータ信号φ１．“Ｌ”とすると、プリバッファの出
力φ、は“Ｈ”である・この為φ３ａ・ φＳ＠・ φ
４ｏｌよ、“Ｈ”であり出力信号φ４．は、“Ｌ”であ
る、この時、最終段出力インバータ（３７）のＮ型ＭＯ
ＳＦＥＴ側は、”オン“しておりＰ型ＭＯＳＦＥＴ側は
、１オフ“している、ここで、プリバッファのデータ信
号φ１．“Ｌ−、Ｈ”へ変化すると、プリバッファの出
力は、“）Ｉ−Ｌ”へ鋭く変化する。ここで、単一のＰ
型ＭＯ３ＦＥＴ （３１）のゲートと単一のＮ型ＭＯＳ
ＦＥＴ （３２）のゲートは、プリバッファのドレイン
に直接接続されているため抵抗を介して接続している第
１の相補型ＭＯＳインバータ（３８）より速く“オン“
、又は、“オフ“する、すなわちプリバッファの出力信
号φａｔ“Ｈ−１Ｌ“へ鋭く変化すると、単一のＰ型Ｍ
Ｏ５ＦＥＴ（３１）が、速く“オン”して、それと同様
に単一のＮ型ＭＯＳＦＥＴ （３２）が速く“オフ“す
る。このため並列に接続された相補型ＭＯＳインバータ
のＰ型ＭＯＳＦＥＴの“オン”が緩やかでＮ型ＭＯＳＦ
ＥＴの”オフ”が緩やかであっても貫通電流は小さく、
出力信号φ４．が“Ｌ−Ｈ”へなだらかに立ち上がる０
次にデータ信号φ、６が“Ｈ−Ｌの場合は、信号φ８．
は、鋭（“Ｌ→Ｈ”へ立ち上がり、それにともない単一
のＰ型ＭＯＳＦＥＴ（３１）は、素早く“オフ”し単一
のＮ型ＭＯＳＦＥＴ （３２）は、素早（“オン”する
、この為、前述と同様に貫通電流が小さく、かつなだら
かな出力信号が得られる。
出力インバータの出力信号φ６は、“Ｌ”である、この
状態からφ１の信号が“Ｌ→Ｈ”へ変化すると、プリバ
ッファの出力は、”Ｈ→Ｌ“へ鋭く変化するが、（１）
の並列に接続され相補型ＭＯＳインバータの第１の相補
型ＭＯＳインバータ（６）のゲートは抵抗（３）を介し
て、信号が伝帳するため、φ、の信号波形は、なだらか
に立ち下がる。この様な信号波形φ、が、入ると第１の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、緩やか
に“オン”する、さらに第２の相補型ＭＯＳインバータ
（７）のゲート信号φ４は、抵抗（４）を介して前プリ
バッファ（２）のドレインに接続しており、抵抗（４）
は、抵抗（５）より大きな値を取るため、第２の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第１の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴより遅れてさらに
ゆるやかに”オン”する、また第３の相補型ＭＯＳイン
バータ（８）のゲート信号φ、は、抵抗（５）を介して
前プリバッファ（２）のドレインに接続しており、抵抗
（５）は、抵抗（４）より大きな値を取るため、第３の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第２の
相補型Ｍ ＯＳインバータのＰ型ＭＯＳＦＥＴより遅れ
てさらにゆるやかに“オン”する０以上の様に並列に接
続された相補型ＭＯＳインバータのＰ型ＭＯ５ＦＥＴが
、順々に“オン”するため、駆動能力も順々に加算され
最終段出力インバータの出力信号φ６は“Ｌ −Ｈ″へ
なだらかに立ち上がる８次に前プリバッファ（２）のデ
ータ信号φ１ ”Ｈ−Ｌ”へ変化する場合、並列に接続
された相補型ＭＯＳインバータにおいて、第１の相補型
ＭＯＳインバータ（６）、第２の相補型ＭＯＳインバー
タ（７）、第３の相補型ＭＯＳインバータ（８）のゲー
トは、順々“Ｌ−Ｈ“へ、立ち上がるため各々のＮ型Ｍ
ＯＳ Ｆ Ｅ Ｔが順々に“オン”する、よって最終
段出力インバータの出力信号φ６“Ｈ−Ｌ”へなだらか
に立ち下る。第３図は、本発明の第１図にたいして、貫
通電流を小さくした実施例である。相補型ＭＯＳインバ
ータにおいてＰ型ＭＯＳ Ｆ ＥＴのソース側に直列に
（３１）の単一のＰ型ＭＯＳＦＥＴが接続し、並列に接
続された相補型ＭＯＳインバータのＮ型ＭＯＳＦＥＴの
ソース側に直列に（３２）の単一のＰ型ＭＯＳＦＥＴが
接続している。初期状態においてプリバッファ（３６）
のデータ信号φ１．“Ｌ”とすると、プリバッファの出
力φ、は“Ｈ”である・この為φ３ａ・ φＳ＠・ φ
４ｏｌよ、“Ｈ”であり出力信号φ４．は、“Ｌ”であ
る、この時、最終段出力インバータ（３７）のＮ型ＭＯ
ＳＦＥＴ側は、”オン“しておりＰ型ＭＯＳＦＥＴ側は
、１オフ“している、ここで、プリバッファのデータ信
号φ１．“Ｌ−、Ｈ”へ変化すると、プリバッファの出
力は、“）Ｉ−Ｌ”へ鋭く変化する。ここで、単一のＰ
型ＭＯ３ＦＥＴ （３１）のゲートと単一のＮ型ＭＯＳ
ＦＥＴ （３２）のゲートは、プリバッファのドレイン
に直接接続されているため抵抗を介して接続している第
１の相補型ＭＯＳインバータ（３８）より速く“オン“
、又は、“オフ“する、すなわちプリバッファの出力信
号φａｔ“Ｈ−１Ｌ“へ鋭く変化すると、単一のＰ型Ｍ
Ｏ５ＦＥＴ（３１）が、速く“オン”して、それと同様
に単一のＮ型ＭＯＳＦＥＴ （３２）が速く“オフ“す
る。このため並列に接続された相補型ＭＯＳインバータ
のＰ型ＭＯＳＦＥＴの“オン”が緩やかでＮ型ＭＯＳＦ
ＥＴの”オフ”が緩やかであっても貫通電流は小さく、
出力信号φ４．が“Ｌ−Ｈ”へなだらかに立ち上がる０
次にデータ信号φ、６が“Ｈ−Ｌの場合は、信号φ８．
は、鋭（“Ｌ→Ｈ”へ立ち上がり、それにともない単一
のＰ型ＭＯＳＦＥＴ（３１）は、素早く“オフ”し単一
のＮ型ＭＯＳＦＥＴ （３２）は、素早（“オン”する
、この為、前述と同様に貫通電流が小さく、かつなだら
かな出力信号が得られる。
［発明の効果１
以上述べたように１本発明による出力回路は、高駆動出
力ドライブ能力を持つにもかかわらず、出力信号にオー
バシュート、アンダーシュートを発生せず、出力信号の
立ち上がり、立ち下りがなだらかな為、電磁波輻射ノイ
ズを発生せず、しかも貫通電流が小さいため、消費電流
が少なく、電源ノイズの発生しに（い安定した出力回路
が得られる。
力ドライブ能力を持つにもかかわらず、出力信号にオー
バシュート、アンダーシュートを発生せず、出力信号の
立ち上がり、立ち下りがなだらかな為、電磁波輻射ノイ
ズを発生せず、しかも貫通電流が小さいため、消費電流
が少なく、電源ノイズの発生しに（い安定した出力回路
が得られる。
第１図は、本発明による出力回路図。
第２図は、本発明による出力回路の動作を表す信号波形
とタイミング図。 第３図は、本発明において、貫通電流を小さくした出力
回路図。 第４図は、従来の出力回路図。 第５図は、従来の出力回路による出力波形とタイミング
図。 ・最終段出力インバータ ・プリバッファ ・抵抗 ・抵抗 ・抵抗 ・並列に接続された相補型ＭＯＳイン バータの内の第１の相補型ＭＯＳイ ンバータ。 （７）・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯＳイ ンバータ。 （８）・・並列に接続された相補型ＭＯＳインバータの
内の第３の相補型ＭＯＳイ ンバータ。 φ、・・・プリバッファへ入るデータ信号φ２・・・プ
リバッファの出力信号 φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ Ｓインバータのゲート信号。 φ４・・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯ Ｓインバータのゲート信号。 φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ Ｓインバータのゲート信号。 φ６・・・最終段出力インバータの出力信号（３１）・
・単一のＰ型ＭＯＳ Ｆ ＥＴ（３２）・・単一のＮ型
ＭＯＳＦＥＴ 二ｌｌ４−Ｉ′ｔＩ 圀
とタイミング図。 第３図は、本発明において、貫通電流を小さくした出力
回路図。 第４図は、従来の出力回路図。 第５図は、従来の出力回路による出力波形とタイミング
図。 ・最終段出力インバータ ・プリバッファ ・抵抗 ・抵抗 ・抵抗 ・並列に接続された相補型ＭＯＳイン バータの内の第１の相補型ＭＯＳイ ンバータ。 （７）・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯＳイ ンバータ。 （８）・・並列に接続された相補型ＭＯＳインバータの
内の第３の相補型ＭＯＳイ ンバータ。 φ、・・・プリバッファへ入るデータ信号φ２・・・プ
リバッファの出力信号 φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ Ｓインバータのゲート信号。 φ４・・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯ Ｓインバータのゲート信号。 φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ Ｓインバータのゲート信号。 φ６・・・最終段出力インバータの出力信号（３１）・
・単一のＰ型ＭＯＳ Ｆ ＥＴ（３２）・・単一のＮ型
ＭＯＳＦＥＴ 二ｌｌ４−Ｉ′ｔＩ 圀
Claims (3)
- （１）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴから構成さ
れる相補型ＭＯＳインバータにおいて、複数個の前記イ
ンバータのＰ型ＭＯＳＦＥＴのソース側と、Ｎ型ＭＯＳ
ＦＥＴのソース側が、それぞれに並列に接続しており、
複数個の前記インバータのドレイン側が、各々が並列に
接続され、前記並列に接続された相補型ＭＯＳインバー
タの内の第１の相補型ＭＯＳインバータのゲートは、相
補型ＭＯＳインバータから構成されるプリバッファのド
レインと第１の抵抗を介して接続し、前記並列に接続さ
れた相補型ＭＯＳインバータの内の第２の相補型ＭＯＳ
インバータのゲートは、前記プリバッファのドレインと
第２の抵抗を介して接続する。以後同様に、並列に接続
された複数個の相補型ＭＯＳインバータの第ｎ番目のゲ
ートは前記プリバッファのドレインと第ｎ番目の抵抗を
介して接続する事を特徴とする出力回路。 - （２）請求項１記載の出力回路において第１、第２、…
、第ｎ番目の抵抗値は、次第に大きな値をとる事を特徴
とする出力回路。 - （３）請求項１又は２記載の出力回路において、前記並
列に接続されたＰ型ＭＯＳＦＥＴのソース側に直列に単
一のＰ型ＭＯＳＦＥＴのドレインが接続され、前記単一
のＰ型ＭＯＳＦＥＴのゲートは、前記プリバッフアのド
レインに接続され、かつ前記並列に接続されたＮ型ＭＯ
ＳＦＥＴのソース側に直列に単一のＮ型ＭＯＳＦＥＴの
ドレインが接続され前記単一のＮ型ＭＯＳＦＥＴのゲー
トは、前記プリバッファのドレインに接続している事を
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168308A JPH0217717A (ja) | 1988-07-05 | 1988-07-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168308A JPH0217717A (ja) | 1988-07-05 | 1988-07-05 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217717A true JPH0217717A (ja) | 1990-01-22 |
Family
ID=15865618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168308A Pending JPH0217717A (ja) | 1988-07-05 | 1988-07-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753707B2 (en) | 2002-04-04 | 2004-06-22 | Oki Electric Industry Co, Ltd. | Delay circuit and semiconductor device using the same |
| US9625755B2 (en) | 2011-02-14 | 2017-04-18 | Ortus Technology Co., Ltd. | Liquid crystal display |
-
1988
- 1988-07-05 JP JP63168308A patent/JPH0217717A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753707B2 (en) | 2002-04-04 | 2004-06-22 | Oki Electric Industry Co, Ltd. | Delay circuit and semiconductor device using the same |
| US9625755B2 (en) | 2011-02-14 | 2017-04-18 | Ortus Technology Co., Ltd. | Liquid crystal display |
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