JPH04365220A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
- Publication number
- JPH04365220A JPH04365220A JP3140520A JP14052091A JPH04365220A JP H04365220 A JPH04365220 A JP H04365220A JP 3140520 A JP3140520 A JP 3140520A JP 14052091 A JP14052091 A JP 14052091A JP H04365220 A JPH04365220 A JP H04365220A
- Authority
- JP
- Japan
- Prior art keywords
- output
- cmos
- circuit
- cmos inverter
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力回路に関し
、特に半導体集積回路における出力回路として用いられ
るＣＭＯＳ出力回路に関する。
、特に半導体集積回路における出力回路として用いられ
るＣＭＯＳ出力回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ出力回路は、図３に示さ
れるように、入力端子１３および出力端子１４に対応し
て、入力ゲート寸法（即ち、駆動側から入力端子に見え
る静電容量）の小さいＣＭＯＳ反転回路１と、出力駆動
電流を大きくするために並列に接続された複数個のＣＭ
ＯＳ反転回路２〜ｎ（ｎは正整数）とを縦続して接続す
る構成がとられている。
れるように、入力端子１３および出力端子１４に対応し
て、入力ゲート寸法（即ち、駆動側から入力端子に見え
る静電容量）の小さいＣＭＯＳ反転回路１と、出力駆動
電流を大きくするために並列に接続された複数個のＣＭ
ＯＳ反転回路２〜ｎ（ｎは正整数）とを縦続して接続す
る構成がとられている。
【０００３】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ出力回路においては、当該出力回路の出力波形の立上
り時間および立下り時間は、出力側反転回路２〜ｎを構
成するＭＯＳトランジスタのＯＮ抵抗と負荷容量との積
による時定数によって規制される。ＭＯＳトランジスタ
のＯＮ抵抗は、ＣＭＯＳ出力回路の出力駆動電流に対す
る要求条件により定まり、必要とする駆動電流が大きい
場合には、この抵抗値を小さくする必要がある。これに
より、出力波形の立上り時間および立下り時間は小さく
なるが、このような出力波形に対する要求を必要としな
い他の用途に対しては、出力波形に起因する不要な高周
波成分が輻射され、外部回路に対して誤動作を引起こす
恐れがあるという欠点がある。
Ｓ出力回路においては、当該出力回路の出力波形の立上
り時間および立下り時間は、出力側反転回路２〜ｎを構
成するＭＯＳトランジスタのＯＮ抵抗と負荷容量との積
による時定数によって規制される。ＭＯＳトランジスタ
のＯＮ抵抗は、ＣＭＯＳ出力回路の出力駆動電流に対す
る要求条件により定まり、必要とする駆動電流が大きい
場合には、この抵抗値を小さくする必要がある。これに
より、出力波形の立上り時間および立下り時間は小さく
なるが、このような出力波形に対する要求を必要としな
い他の用途に対しては、出力波形に起因する不要な高周
波成分が輻射され、外部回路に対して誤動作を引起こす
恐れがあるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のＣＭＯＳ出力回
路は、縦続的に接続される二つのＣＭＯＳ反転回路によ
り形成される非反転回路が、入力側と出力側との間に複
数個並列に接続されて構成され、前記非反転回路を形成
する二つのＣＭＯＳ反転回路の出力側に接続されるＣＭ
ＯＳ反転回路のゲート寸法が、前記複数の非反転回路間
において相互に異なる値に設定されることを特徴として
いる。
路は、縦続的に接続される二つのＣＭＯＳ反転回路によ
り形成される非反転回路が、入力側と出力側との間に複
数個並列に接続されて構成され、前記非反転回路を形成
する二つのＣＭＯＳ反転回路の出力側に接続されるＣＭ
ＯＳ反転回路のゲート寸法が、前記複数の非反転回路間
において相互に異なる値に設定されることを特徴として
いる。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
１１および出力端子１２に対応して、それぞれゲート寸
法の等しいＣＭＯＳ反転回路１、２、……、ｎと、それ
ぞれゲート寸法の異なるＣＭＯＳ反転回路（ｎ＋１）、
（ｎ＋１）、……、２ｎにより構成されており、ＣＭＯ
Ｓ反転回路１と（ｎ＋１）、ＣＭＯＳ反転回路２と（ｎ
＋２）、……、ＣＭＯＳ反転回路ｎと２ｎという形で、
それぞれ縦続的に直列接続されたペアのＣＭＯＳ反転回
路が並列に接続されて、出力駆動電流の大きい非反転回
路として、ＣＭＯＳ出力回路が形成されている。なお、
上述のように、それぞれゲート寸法の異なるＣＭＯＳ反
転回路（ｎ＋１）、（ｎ＋１）、……、２ｎのゲート寸
法については、ＣＭＯＳ反転回路（ｎ＋１）からＣＭＯ
Ｓ反転回路２ｎに向って、それぞれのゲート寸法が順次
大きくなるように設定されている。
である。図１に示されるように、本実施例は、入力端子
１１および出力端子１２に対応して、それぞれゲート寸
法の等しいＣＭＯＳ反転回路１、２、……、ｎと、それ
ぞれゲート寸法の異なるＣＭＯＳ反転回路（ｎ＋１）、
（ｎ＋１）、……、２ｎにより構成されており、ＣＭＯ
Ｓ反転回路１と（ｎ＋１）、ＣＭＯＳ反転回路２と（ｎ
＋２）、……、ＣＭＯＳ反転回路ｎと２ｎという形で、
それぞれ縦続的に直列接続されたペアのＣＭＯＳ反転回
路が並列に接続されて、出力駆動電流の大きい非反転回
路として、ＣＭＯＳ出力回路が形成されている。なお、
上述のように、それぞれゲート寸法の異なるＣＭＯＳ反
転回路（ｎ＋１）、（ｎ＋１）、……、２ｎのゲート寸
法については、ＣＭＯＳ反転回路（ｎ＋１）からＣＭＯ
Ｓ反転回路２ｎに向って、それぞれのゲート寸法が順次
大きくなるように設定されている。
【０００７】次に、本実施例において、ＣＭＯＳレベル
の論理振幅を有する信号が入力端子１１に印加された場
合の動作について説明する。図２に示されるのは、入力
信号および出力信号を含む各信号の動作波形図である。 図２において、ＩＮは入力信号波形を示し、Ｖ１ 〜Ｖ
ｎ はＣＭＯＳ反転回路１〜ｎにおける出力電圧の波形
、ＯＵＴは本実施例による出旅波形である。ＣＭＯＳ反
転回路１〜ｎは、ゲート寸法が異なり、ＣＭＯＳ反転回
路（ｎ＋１）からＣＭＯＳ反転回路２ｎに向って静電容
量が順次増大してゆくＣＭＯＳ反転回路（ｎ＋１）〜２
ｎを駆動するために、それぞれの出力電圧Ｖ１ 、Ｖ２
、Ｖ３ 、……、Ｖｎ の立上り時間および立下り時
間は、図２に示されるように、出力電圧Ｖ１ からＶｎ
に向って大きくなる。従って、ＣＭＯＳ出力回路（ｎ
＋１）〜２ｎを構成する、それぞれのＭＯＳトランジス
タにおけるＯＮ／ＯＦＦ状態が反転するタイミングがず
れて、端子１２から出力される信号は、図２のＯＵＴに
見られるように、立上り時間および立下り時間が大きく
なって出力される。この場合、出力駆動電流のレベルは
、ＣＭＯＳ反転回路（ｎ＋１）〜２ｎを構成するＭＯＳ
トランジスタのＯＮ抵抗の合成により規制される。
の論理振幅を有する信号が入力端子１１に印加された場
合の動作について説明する。図２に示されるのは、入力
信号および出力信号を含む各信号の動作波形図である。 図２において、ＩＮは入力信号波形を示し、Ｖ１ 〜Ｖ
ｎ はＣＭＯＳ反転回路１〜ｎにおける出力電圧の波形
、ＯＵＴは本実施例による出旅波形である。ＣＭＯＳ反
転回路１〜ｎは、ゲート寸法が異なり、ＣＭＯＳ反転回
路（ｎ＋１）からＣＭＯＳ反転回路２ｎに向って静電容
量が順次増大してゆくＣＭＯＳ反転回路（ｎ＋１）〜２
ｎを駆動するために、それぞれの出力電圧Ｖ１ 、Ｖ２
、Ｖ３ 、……、Ｖｎ の立上り時間および立下り時
間は、図２に示されるように、出力電圧Ｖ１ からＶｎ
に向って大きくなる。従って、ＣＭＯＳ出力回路（ｎ
＋１）〜２ｎを構成する、それぞれのＭＯＳトランジス
タにおけるＯＮ／ＯＦＦ状態が反転するタイミングがず
れて、端子１２から出力される信号は、図２のＯＵＴに
見られるように、立上り時間および立下り時間が大きく
なって出力される。この場合、出力駆動電流のレベルは
、ＣＭＯＳ反転回路（ｎ＋１）〜２ｎを構成するＭＯＳ
トランジスタのＯＮ抵抗の合成により規制される。
【０００８】
【発明の効果】以上説明したように、本発明は、ゲート
寸法の異なる複数個のＣＭＯＳ反転回路を出力側に並列
に接続することにより、出力信号の立上り時間および立
下り時間を、出力駆動電流のレベル条件とは無関係に適
宜に設定することができるという効果がある。
寸法の異なる複数個のＣＭＯＳ反転回路を出力側に並列
に接続することにより、出力信号の立上り時間および立
下り時間を、出力駆動電流のレベル条件とは無関係に適
宜に設定することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における入出力信号波形を示す図であ
る。
る。
【図３】従来例を示すブロック図である。
Claims (1)
- 【請求項１】 縦続的に接続される二つのＣＭＯＳ反
転回路により形成される非反転回路が、入力側と出力側
との間に複数個並列に接続されて構成され、前記非反転
回路を形成する二つのＣＭＯＳ反転回路の出力側に接続
されるＣＭＯＳ反転回路のゲート寸法が、前記複数の非
反転回路間において相互に異なる値に設定されることを
特徴とするＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140520A JPH04365220A (ja) | 1991-06-13 | 1991-06-13 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140520A JPH04365220A (ja) | 1991-06-13 | 1991-06-13 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365220A true JPH04365220A (ja) | 1992-12-17 |
Family
ID=15270573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140520A Pending JPH04365220A (ja) | 1991-06-13 | 1991-06-13 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365220A (ja) |
-
1991
- 1991-06-13 JP JP3140520A patent/JPH04365220A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4785203A (en) | Buffer circuit having decreased current consumption | |
| JPH10313236A (ja) | 遅延回路 | |
| US6211709B1 (en) | Pulse generating apparatus | |
| JPH02146815A (ja) | 半導体集積回路の入力回路 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JPH04365220A (ja) | Ｃｍｏｓ出力回路 | |
| JPH0567964A (ja) | 相補型ｍｏｓ論理回路 | |
| JPS62190923A (ja) | レベル変換回路 | |
| JPH04117716A (ja) | 出力回路 | |
| JPS63142719A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JPH0766711A (ja) | 出力回路 | |
| JPH01123517A (ja) | シュミットトリガ回路 | |
| JPS5997222A (ja) | クロツクパルス発生回路 | |
| JPH04357712A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPS60163532A (ja) | Ｍｏｓ集積回路用大電流制御回路 | |
| JPS62117411A (ja) | パルス幅制御回路 | |
| JPH0217717A (ja) | 出力回路 | |
| JPH0377537B2 (ja) | ||
| JPS58121829A (ja) | 駆動回路 | |
| JPH01113797A (ja) | 電子発音回路 | |
| JPH0213490B2 (ja) | ||
| JPH0722921A (ja) | 遅延回路 | |
| JPH02237219A (ja) | 出力回路 | |
| JPH04371023A (ja) | 可変バッファゲート | |
| JPS61154313A (ja) | 出力インバ−タの貫通電流防止回路 |