JPH0323716A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0323716A JPH0323716A JP1158957A JP15895789A JPH0323716A JP H0323716 A JPH0323716 A JP H0323716A JP 1158957 A JP1158957 A JP 1158957A JP 15895789 A JP15895789 A JP 15895789A JP H0323716 A JPH0323716 A JP H0323716A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output circuit
- type transistor
- low
- vcc
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分封ｊ
この発明は出力回路に関し、特にＬｏｗデータ出力時に
出力端子と接地電極（ＧＮＤ）とを接続するｎ型トラン
ジスタのゲート電位を２段階Ｉこすることを可能とする
出力回路に関するものである。
出力端子と接地電極（ＧＮＤ）とを接続するｎ型トラン
ジスタのゲート電位を２段階Ｉこすることを可能とする
出力回路に関するものである。
第３図は従来の出力回路の回路図を示す。図Ｅこおいて
、１，２はｎ型ＭＯＳトランジスタ、Ｌはインダクタン
ス或分、Ｃは容量、φ１，ｌＩ１！は第４図で示される
入力信号である。出力が Ｈｉｇｈ の場合、Ｉｌ１
１＝Ｈ，φ．＝Ｌとなり、また出力がＬｏｗ の場合
、ｈ ” Ｌ＋φ，＝Ｈとなる。通常、出力に接続され
る配線にはインダクタンス成分Ｌおよび容量Ｃが付くの
で、例えば、出力がＨｉｇｈからＬｏｗに変化すると第
４図のようにリンギングが生じる。このときの接地電極
（ ＧＮＤ ）から浮き上がりをＶＯＬと呼ぶ。
、１，２はｎ型ＭＯＳトランジスタ、Ｌはインダクタン
ス或分、Ｃは容量、φ１，ｌＩ１！は第４図で示される
入力信号である。出力が Ｈｉｇｈ の場合、Ｉｌ１
１＝Ｈ，φ．＝Ｌとなり、また出力がＬｏｗ の場合
、ｈ ” Ｌ＋φ，＝Ｈとなる。通常、出力に接続され
る配線にはインダクタンス成分Ｌおよび容量Ｃが付くの
で、例えば、出力がＨｉｇｈからＬｏｗに変化すると第
４図のようにリンギングが生じる。このときの接地電極
（ ＧＮＤ ）から浮き上がりをＶＯＬと呼ぶ。
特に， ＣＭＯＳ型ダイナミックメモリにおいては、入
力信号φ１，φ２がＣＭＵＳインバータで作られ非常に
急しゅんな立ち上がり、立ち下がりをもつ波形となる。
力信号φ１，φ２がＣＭＵＳインバータで作られ非常に
急しゅんな立ち上がり、立ち下がりをもつ波形となる。
また、駆動能力を大きくするために出力段のトランジス
タ１，２のサイズも大きくする場合が多い。
タ１，２のサイズも大きくする場合が多い。
従来の出力回路は以上のようｌこ構成されていたので、
ダイナミックメモリのように、ＶＯＬの規格が０．４
Ｖの場合、インダクタンス成分Ｌ１容盪Ｃの大きさによ
り出力リンギングが生じＶＯＬの規格０．４Ｖを越える
という問題点があった。
ダイナミックメモリのように、ＶＯＬの規格が０．４
Ｖの場合、インダクタンス成分Ｌ１容盪Ｃの大きさによ
り出力リンギングが生じＶＯＬの規格０．４Ｖを越える
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、出力リンギングを防ぐことができる出力回路
を得ることを目的とする。
たもので、出力リンギングを防ぐことができる出力回路
を得ることを目的とする。
〔課題を解決するための手段』
この発明に係る出力回路は出力端子と接地電極（ＧＮＤ
）につながる１つのｎ型トランジスタのゲート電位を２
段階でＶＣＣまで上げるようにしたものである。
）につながる１つのｎ型トランジスタのゲート電位を２
段階でＶＣＣまで上げるようにしたものである。
（作用〕
この発明における出力回路はＬｏｗデータを発生スル時
、ＧＮＤに引き込むｎ型トランジスタのケート電位を２
段階でＶＣＣまで上げることにより、出力リンギングを
防止する。
、ＧＮＤに引き込むｎ型トランジスタのケート電位を２
段階でＶＣＣまで上げることにより、出力リンギングを
防止する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による出力回路の構成を示
す回路図である。図において、１〜５，７はｎ型トラン
ジスタ、８はインバータ、９はＰ型トランジスタ、６は
遅延回路、Ｒ１， Ｒ，は抵抗、Ｌはインダクタンス成
分、Ｃは容量を表わし、入力信号ψ１，ψ２は第２図で
示されるタイミングである。
す回路図である。図において、１〜５，７はｎ型トラン
ジスタ、８はインバータ、９はＰ型トランジスタ、６は
遅延回路、Ｒ１， Ｒ，は抵抗、Ｌはインダクタンス成
分、Ｃは容量を表わし、入力信号ψ１，ψ２は第２図で
示されるタイミングである。
なお％ ＶＲＩ！Ｆは任意に設定された電位であり、こ
こでは、抵抗Ｒ１，Ｒ２を用いた抵抗分割により発生さ
せているが、他にトランジスタ、ダイオード等を用いて
もよい。ＶＲＥＦはｎ型トランジスタ２のＶｔｈより少
し高目に設定してある。
こでは、抵抗Ｒ１，Ｒ２を用いた抵抗分割により発生さ
せているが、他にトランジスタ、ダイオード等を用いて
もよい。ＶＲＥＦはｎ型トランジスタ２のＶｔｈより少
し高目に設定してある。
次６こ動作ｉこついて説明する。
まず、入力信号ψ１がＨｉｇｈ ，入力信号ψ，がＬｏ
ｗの場合、ｎ型トランジスタｌがＯＮ１ｎ型トランジス
タ２はＯＦＦ Ｌ／ているので、出力データはＨｉｇｈ
となる。次に、入力信号ψ１がＨｉｇｈからＬｏｗ ，
ψ，がＬｏｗからＨｉｇｈになる場合，最初にトランジ
スタ５がＯＮし、ノードＮ，の電位がＶＲＥＦまで上昇
する。
ｗの場合、ｎ型トランジスタｌがＯＮ１ｎ型トランジス
タ２はＯＦＦ Ｌ／ているので、出力データはＨｉｇｈ
となる。次に、入力信号ψ１がＨｉｇｈからＬｏｗ ，
ψ，がＬｏｗからＨｉｇｈになる場合，最初にトランジ
スタ５がＯＮし、ノードＮ，の電位がＶＲＥＦまで上昇
する。
つまり、トランジスタ２が非飽和領域でＯＮＬ／、出力
がＬｏｗになろうとする。但し、非飽和領域のため、ト
ランジスタ２の駆動能力が小さいため、第２図の期間Ｔ
１に示すように、Ｌｏｗ側にゆるやかになろうとする。
がＬｏｗになろうとする。但し、非飽和領域のため、ト
ランジスタ２の駆動能力が小さいため、第２図の期間Ｔ
１に示すように、Ｌｏｗ側にゆるやかになろうとする。
その後、ある遅延をもってＮ，がＨｉｇｈになり、また
、その逆相の信号により、トランジスタ７がＯＦＦシ、
ｎ型トランジスタ３＃よびＰ型トランジスフ９がＯＮし
、ノードＮ，の電位がＶｃｃになり、出力データが接地
電極ＧＮＤまで引かれる。
、その逆相の信号により、トランジスタ７がＯＦＦシ、
ｎ型トランジスタ３＃よびＰ型トランジスフ９がＯＮし
、ノードＮ，の電位がＶｃｃになり、出力データが接地
電極ＧＮＤまで引かれる。
〔発明の効果ノ
以上のようにこの発明によれば、Ｌｏｗ出力のｖｏＬの
規定の厳しいダイナミックメモリ曇ζおいて（ ＶｏＬ
＝０，４Ｖ ） ＬＯＷデータ出力時、出力端子と接
地電極（ＧＮＤ）とを接続するｎ型トランジスタのゲー
ト電位を２段階でＶｃｃレベルまで上げることが可能と
なり、ｎ型トランジスタのゲート電位が急激にＶｃｃま
で上がる場合に生じる出力リンギングつまりＶＯＬの浮
き上がりを、ゲート電位をゆるやかにＶｃｃまで上げる
ことにより抑えることができる。
規定の厳しいダイナミックメモリ曇ζおいて（ ＶｏＬ
＝０，４Ｖ ） ＬＯＷデータ出力時、出力端子と接
地電極（ＧＮＤ）とを接続するｎ型トランジスタのゲー
ト電位を２段階でＶｃｃレベルまで上げることが可能と
なり、ｎ型トランジスタのゲート電位が急激にＶｃｃま
で上がる場合に生じる出力リンギングつまりＶＯＬの浮
き上がりを、ゲート電位をゆるやかにＶｃｃまで上げる
ことにより抑えることができる。
第１図はこの発明の一実施例である出力回路の回路図、
第２図は第１図の各信号のタイミング図、第３図は従来
の出力回路の回路図、第４図は第３図の各信号のタイ竃
ング図を示す。 図中、１〜５，７はｎ型トランジスタ、６は遅延回路、
８はインバータ、９はＰ型トランジスタ、Ｒｌ ｅ Ｒ
Ｍは抵抗、Ｌはインダクタンス成分、Ｃは容量である。 なお、図中、同一符号は同一 もしくは相当部分を示す
。
第２図は第１図の各信号のタイミング図、第３図は従来
の出力回路の回路図、第４図は第３図の各信号のタイ竃
ング図を示す。 図中、１〜５，７はｎ型トランジスタ、６は遅延回路、
８はインバータ、９はＰ型トランジスタ、Ｒｌ ｅ Ｒ
Ｍは抵抗、Ｌはインダクタンス成分、Ｃは容量である。 なお、図中、同一符号は同一 もしくは相当部分を示す
。
Claims (1)
- ｎ型トランジスタで構成されるデータ出力用バッファに
おいて、その出力端子と接地電極とを接続する１つのｎ
型トランジスタのゲート電位を、Ｌｏｗデータ出力時に
最初に前記ｎ型トランジスタのＶｔｈぐらいの高さにし
、その後、Ｖｃｃまでレベルを上げることを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158957A JPH0323716A (ja) | 1989-06-20 | 1989-06-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158957A JPH0323716A (ja) | 1989-06-20 | 1989-06-20 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323716A true JPH0323716A (ja) | 1991-01-31 |
Family
ID=15683041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158957A Pending JPH0323716A (ja) | 1989-06-20 | 1989-06-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05276009A (ja) * | 1992-01-06 | 1993-10-22 | Nec Corp | 出力回路 |
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
| JP2002234511A (ja) * | 2001-02-02 | 2002-08-20 | Taisei Lamick Co Ltd | ヒートシールロール |
-
1989
- 1989-06-20 JP JP1158957A patent/JPH0323716A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05276009A (ja) * | 1992-01-06 | 1993-10-22 | Nec Corp | 出力回路 |
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
| JP2002234511A (ja) * | 2001-02-02 | 2002-08-20 | Taisei Lamick Co Ltd | ヒートシールロール |
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