JPH02177737A - 多チャンネルマルチフレーム受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野（第８図） 従来の技術（第６，７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第１図） 実施例（第２〜５図） 発明の効果 ［概　要］ 多チャンネル分のマルチフレーム同期を独立してとるこ
とができる多チャンネルマルチフレーム受信回路に関し
、 制御データ格納用のメモリにマルチフレーム検出用シフ
トレジスタ機能を兼用させることにより。

回路をＬＳＩ化した場合でも、回路規模が増大しないよ
うにすることを目的とし。

シリアル／パラレル変換器からのデータを複数組記憶し
うるメモリと、このメモリに記憶されたデータを読み出
すためのレジスタと、メモリの書き込み側に設けられシ
リアル／パラレル変換器の出力に含まれるマルチフレー
ム検出用データを１ビットずつシフトさせうる１ビット
シフト回路とをそなえ、マルチフレーム検出時に、１ビ
ットシフト回路から１ビットずつシフトされて出力され
るマルチフレーム検出用データをメモリの特定のアドレ
スに順次書き込んでいくように構成されることにより、
メモリがマルチフレーム検出用シフトレジスタを兼用よ
うに構成する。

［産業上の利用分野］ 本発明は、多チャンネル分のマルチフレーム同期を独立
してとることができる多チャンネルマルチフレーム受信
回路に関する。

一般に、データ伝送等においては、多チャンネル分を多
重化して伝送するが、伝送するデータのうち制御データ
は情報等のデータ部に比較して変化する同期は低速でよ
く、従ってマルチフレーム構成で伝送する手法がよく採
られる。例えば、１２マルチフレームの場合について説
明すると、この場合は、第８図に示すごとく、１６タイ
ムスロツトで１フレームを構成し、このフレームの各タ
イムスロットには、奇数チャンネルまたは偶数チャンネ
ルの情報が入れられる。また、各タイムスロットは８ビ
ットで構成され、この８ビットのうちの７ビットに制御
データが入れられ、残りの１ビットに１又は０の同期ビ
ットＭｘ（ｘ＝ａ−ｆｆｉ）が入れられる。そして、こ
の同期ピットは、第にフレーム（ｋは自然数）から第に
＋１１フレームの１２フレ一ム分Ｍ　ａ　”　Ｍ　１で
意味をもつようになっている。ところで、この場合は、
複数チャンネルのマルチフレームの同期をそれぞれ独立
にとる必要がある。

［従来の技術］ 第６図は従来の多チャンネルマルチフレーム受信回路の
ブロック図であるが、この第６図において、１はシリア
ル／パラレル変換器で、このシリアル／パラレル変換器
１は、多チャンネル分の制御データおよびマルチフレー
ム検出用データが多重されたシリアルデータをパラレル
データに変換するものである。

２’Ａ、２’Ｂ、２’Ｃは２→１セレクタで、これらの
セレクタ２　’Ａ、　２　’Ｂ、　２　’Ｃはシリアル
／パラレル変換器１に対し相互に並列に接続されていて
、各セレクタ２’Ａ、２’Ｂ、２’ＣのＡ入力端に、１
チャンネル分のパラレルデータ（この場合は、例えば１
チャンネル分のパラレルデータは１タイムスロツト８ビ
ットで構成されている）が入力されるようになっている
。なお、各セレクタ２’Ａ、２’Ｂ、２’ＣのＢ入力端
には、後述の読み出しレジスタ（２４ビットレジスタ）
４からの出力が８ビットずつ入力されている。そして、
各セレクタ２’Ａ、２’Ｂ、２’Ｃは、状態制御回路９
からのセレクタ制御信号の指示に従って、データを更新
する場合は、Ａ入力端のデータを選択し、データを保持
する場合は、Ｂ入力端のデータを選択するようになって
いる。

３は情報ビット書き込み用のＲＡＭ　（メモリ）で、こ
のＲＡＭ３は各セレクタ２’Ａ、２’Ｂ。

２’Ｃからの合計２４ビット分のデータをＮ（複数１例
えば１６）組記憶することができるようになっている。

４は読み出しレジスタで、この読み出しレジスタ４はＲ
ＡＭ３に記憶されたデータを読み出すもので、この読み
出されたデータは３つのセレクタ２’Ａ、２’Ｂ、２’
ＣのＢ入力端へ保持データとして入力されるようになっ
ている。

５はマルチフレーム検出用のシフトレジスタで、このシ
フトレジスタ５はタイムスロット数分のシフトレジスタ
部５１をそなえており、各シフトレジスタ部５１は１２
段構成となっている。また、このシフトレジスタ部５１
の出力を１つだけ選択して出力する１６→】セレクタ５
２がシフトレジスタ部５１の出力側に設けられている。

６は１２マルチフレ一ム検出部で、この１２マルチフレ
一ム検出部６はマルチフレーム検出用シフトレジスタ５
で検出された同期ビット列が所要の同期パターンである
かどうかを検出するものである。

７は同期・保護回路で、この同期・保護回路７は、１２
マルチフレ一ム検出部６で同期ビット列が所要の同期パ
ターンであると判定されても、これが所要回数検出され
なければ、同期がとれたとしないことにより、同期検出
に保護をかけるもので、このためにイネーブル回路７］
、、１６のカウンタ部分からなるカウンタ７２，１６→
１セレクタ７３をそなえて構成されている。ここで、イ
ネーブル回路７１は１６タイムスロツト。の内のいずれ
かのタイムスロット数分のデータを対応するカウンタ７
２部分へ入力させるもので、１６→１セレクタ７３は１
６のカウンタ部分からの出力のうち１つの出力を選択す
るものである。

なお、８はタイムスロットカウンタで、このタイムスロ
ットカウンタ８からの信号はマルチフレーム検出用シフ
トレジスタ５．同期・保護回路７のイネーブル回路７１
．セレクタ７３へ入力されており、これによりこれらの
回路が同期して動作する。

また、９は状態制御回路で、この状態制御回路９は１種
々の信号を上記の回路との間で授受するもので、例えば
この状態制御回路９からセレクタ２’Ａ、２’Ｂ、２’
Ｃへはセレクタ制御信号が供給され、ＲＡＭ３へはＲＡ
Ｍアドレス信号および書き込み制御信号が供給され、読
み出しレジスタ４へは読み出し制御信号が入力され、同
期・保護回路７のイネーブル回路７１へは１２マルチフ
レームカウンタ・インクリメント信号が入力されるよう
になっており５同期・保護回路７のセレクタ７：３から
は同期状態フラグと１２マルチフＬノームカウンタ値情
報等が状態制御回路９へ入力されるようになっている。

このような構成により、１２マルチフレームから同期が
とれているかどうかの検出は次のようにして行なわれる
。まず、マルチフレーム検出用シフトレジスタ５で、同
期ビット列が検出されたのち、１２マルチフレ一ム検出
部６で、この検出値が所要の同期パターンであるかどう
かが判定され、同期・保護回路７で、これが所要回数検
出されると、同期がとれたとされる。そして、かかる同
期の検出は各チャンネルについて独立に行なわれる。

なお、制御データは、セレクタ２’Ａ、２’Ｂ。

２’Ｃを介して、ＲＡＭ３に格納されるが、この場合、
制御データは、第７図に示すごとく、３フレ一ム分（２
４ビット分）を１つのメモリアドレスに対応せしめられ
るようにして、ＲＡＭａ内に格納されている。

［発明が解決しようとする課題］ しかしながら、このような従来の多チャンネルマルチフ
レーム受信回路では、制御データを格納するＲ　Ａ　Ｍ
　３とは別にマルチフレーミングピットを各チャンネル
分格納するマルチフレーム検出用シフトレジスタが必要
であるため、この受信回路をＬＳＩ化した場合、回路規
模が増大するという問題点がある。

本発明は、このような問題点に鑑みなされたもので、制
御データ格納用のメモリにマルチフレーム検出用シフト
レジスタ機能を兼用させることにより、回路をＬＳＩ化
した場合でも、回路規模が増大しないようにした。多チ
ャンネルマルチフレーム受信回路を提供することを目的
としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１はシリアル／パラレル変換器で
、このシリアル／パラレル変換器１は、多チャンネル分
の制御データおよびマルチフレーム検出用データが多重
されたシリアルデータをパラレルデータに変換するもの
である。

２は１ビットシフト回路で、この１ビットシフト回路２
は、メモリ３の書き込み側に設けられ、シリアル／パラ
レル変換器１の出力に含まれるマルチフレーム検出用デ
ータを１ビットずつシフトさせうるものである。

３はメモリで、このメモリ３はシリアル／パラレル変換
器１からのパラレルデータを複数組記憶しうるものであ
るが、このメモリ３は、マルチフレーム検出時に、１ビ
ットシフト回路２から１ビットずつシフトされて出力さ
れるマルチフレーム検出用データをメモリ３の特定のア
ドレスに順次書き込んでいくように構成されることによ
り、マルチフレーム検出用シフトレジスタを兼用してい
る。

４は読み出しレジスタで、この読み出しレジスタ４はメ
モリ３に記憶されたデータを読み出すためのものである
。

１１はマルチフレーム検出部で、このマルチフレーム検
出部１１は、メモリ３から読み出しレジスタ４を介して
読み出された同期ビット群が所要の同期パターンである
かどうかを検出するものである。

［作　用〕 上述の構成により、マルチフレーム検出時においては、
１ビットシフト回路２から１ビットずつシフトされて出
力されるマルチフレーム検出用データがメモリ３．の特
定のアドレスに順次書き込まれることにより、メモリ３
がシフトレジスタとして機能して、複数のフレームに格
納されているマルチフレーム検出用データを所要フレー
ム分、メモリ３に記憶するが、この記憶データは読み出
しレジスタ４で読み出され、その後マルチフレーム検出
部１１で、この読み出しデータと参照パターンとが比較
され、両者が一致すれば、同期状態になったとされる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図で、この第
２図に示す多チャンネルマルチフレーム受信回路は、シ
リアル／パラレル変換器１．セレクタ２Ａ、２Ｂ、２Ｃ
，情報ビット書き込み用のＲＡＭ　（メモリ）３．読み
出しレジスタ４１同期・保護回路７．タイムスロットカ
ウンタ８．状態制御回路９．同期ビット検出用のレジス
タ部１０゜１２マルチフレ一ム検出部１１．１２をそな
えて構成されている。

ここで、シリアル／パラレル変換器１．読み出しレジス
タ４．同期・保護回路７．タイムスロットカウンタ８に
ついては、従来のものとほぼ同様であるので、その説明
は省略する。

ところで、セレクタ２Ａ、２Ｂ、２Ｃは、第２゜３図に
示すごとく、シリアル／パラレル変換器１に対し相互に
並列に接続されていて、セレクタ２Ａ、２Ｂはそれぞれ
Ａ、Ｂ、Ｃ３入力端を有する３→１セレクタとして構成
されるとともに、セレクタ２ＣはＡ、８２入力端を有す
る２→１セレクタとして構成され、各セレクタ２Ａ、２
Ｂ、２ＣのＡ入力端には、それぞれ１チャンネル分のパ
ラレルデータ（この場合は、例えば１チャンネル分のパ
ラレルデータは１タイムスロツト８ビットで構成されて
いる）が入力され、各セレクタ２Ａ。

２Ｂ、２ＣのＣ入力端には、それぞれ後述の読み出しレ
ジスタ（２４ビットレジスタ）４からの出力が８ビット
ずつ入力されている。

また、セレクタ２ＡのＢ入力端には、先頭ビットの部分
にシリアル／パラレル変換器１からの同期ビットＭｘ（
ｘ＝ａ−１）が入力されるとともに、残りの７ビット分
に読み出しレジスタ４からのＯ〜６ビットデータが入力
されるようになっており。

セレクタ２ＢのＢ入力端には、先頭ビットから４ビット
部分に読み出しレジスタ４からの７〜１０ビットデータ
が入力されるとともに、残りの４ビット分は０レベルに
なっている。これによりセレクタ２Ａ、２Ｂの各Ｂ入力
端には、合計１２ビット分の入力線が存在することにな
る。従って、セレクタ２Ａ、２ＢのＢ入力を選択すると
、読み出しレジスタ４からの出力を１ビットシフトして
ＲＡＭ３の所要のアドレスに書き込むことができ、これ
によりこれらのセレクタ２Ａ、２Ｂで、ＲＡＭ３の書き
込み側に設けられ、シリアル／パラレル変換器１の出力
に含まれるマルチフレーム検出用データＭスを１ビット
ずつシフトさせうる１ビットシフト回路を構成する。

なお、各セレクタ２Ａ、２Ｂ、２Ｃは、状態制御回路９
からのセレクタ制御信号の指示に従って、データを更新
する場合は、へ入力端のデータを選択し、データを保持
する場合は、Ｃ入力端のデータを選択し、マルチフレー
ム検出用データを検出する場合は、Ｂ入力端のデータを
選択するようになっている。

また、ＲＡＭ３は各セレクタ２Ａ、２Ｂ、２Ｃからの合
計２４ビット分のデータを所要のアドレスにＮ（複数、
例えば１６）組記憶することができるようになっている
。

さらに、読み出しレジスタ４はＲＡＭ３に記憶されたデ
ータを読み出すもので、この読み出されたデータは前述
のごとく３つのセレクタ２Ａ、２Ｂ、２ＣのＢ、Ｃ入力
端へ入力されるようになっている。

同期ビット検出用のレジスタ部１０は、３つの３ビット
レジスタ１０１，１０２，１０３からなり、３ビットレ
ジスタ１０１，１０２，１０３には、それぞれＲＡＭ３
の７．１５．２３ビット目の出力（それぞ°れ同期ビッ
ト情報出力）を受けて、同期ビットを検出するものであ
る６ １２マルチフレ一ム検出部１１は読み出しレジスタ４を
介してＲＡＭ３で検出された同期ビット列が所要の同期
パターンであるかどうかを検出するもので、１２マルチ
フレ一ム検出部１２は同期ビット検出用のレジスタ部１
０で検出された９つの同期ビット列と読み出しレジスタ
４からの３つの同期ビット列との合成パターンが所要の
同期パターンであるかどうかを検出するものである。

また、状態制御回路９は、種々の信号を上記の回路との
間で授受するもので１例えばこの状態制御回路９からセ
レクタ２Ａ、２Ｂ、２Ｇへはセレクタ制御信号が供給さ
れ、ＲＡＭ３へはＲＡＭアドレス信号および書き込み制
御信号が供給され。

読み出しレジスタ４へは読み出し制御信号が入力され、
同期・保護回路７のイネーブル回路７１へは１２マルチ
フレームカウンタ・インクリメント信号が入力されるよ
うになっており、同期・保護回路７のセレクタ７３から
は同期状態フラグと１２マルチフレームカウンタ値情報
等が状態制御回路９へ入力され、同期ビット検出用のレ
ジスタ部１０へはレジスタ書き込み信号が入力されるよ
うになっている。

上述の構成により、１２マルチフレームから同期がとれ
ているかどうかの検出は次のようにして行なわれる。ま
ず、マルチフレームパンティング中（同期はずれ中）は
、受信データ毎にセレクタ２Ａ、２Ｂ、２ＣのＢ入力を
選択し、読み出しレジスタ４に格納しておいた旧データ
と合成することにより、結果として同期ビットを１ビッ
トずっシフトさせていく。これにより、ＲＡＭａ内には
、第５図に示すごとく、１２個の同期ビットＭａ〜Ｍ１
が特定のメモリアドレスに格納される。これニヨリ、Ｒ
ＡＭ３は、マルチフレーム検出時に。

１ビットシフト回路を構成するセレクタ２Ａ、２Ｂから
１ビットずつシフトされて出力されるマルチフレーム検
出用データをＲＡＭ３の特定のアドレスに順次書き込ん
でいくように構成されることになり、その結果このＲＡ
Ｍ３はマルチフレーム検出用シフトレジスタ機能をもっ
ていることになる。

その後は、この同期ビット列が読み出しレジスタ４を介
して１２マルチフレ一ム検出部１１へ送られ、この１２
マルチフレ一ム検出部１１で、この検出値が所要の同期
パターンであるかどうかが判定され、同期・保護回路７
で、これが所要回数検出されると、同期がと九たとされ
る。なお、かかる同期の検出は各チャンネルについて独
立に行なわれる。

そして、このようにして同期がとれると、同期フラグを
オンにし、１２マルチフレームカウンタの動作を開始す
る。これによりその後はこのカウンタのカウンタ値に基
づいて同期がとられる。さらにこの同期モードでは、セ
レクタのＢ入力選択をやめて、Ａ入力またはＣ入力選択
にしておく。

これにより、制御データが、セレクタ２Ａ、２Ｂ。

２Ｃを介して、ＲＡＭ３に格納される６そして、この場
合、制御データは、第４図に示すごとく、３フレ一ム分
（２４ビット分）を１つのメモリアドレスに対応せしめ
られるようにして、ＲＡＭａ内に格納されている。

また、このとき、同期ビット検出用のレジスタ部１ｏで
は、常にＲＡＭ３の出力から同期ビットを検出しており
、この同期ビット検出用のレジスタ部１０で検出された
９つの同期ビット列は読み出しレジスタ４からの３つの
同期ビット列とともに、１２マルチフレ一ム検出部１２
へ送られ、この検出同期ビットパターンが所要の同期パ
ターンであるかどうかが検出されている。もし、同期が
所要回数外れると、同期・保護回路７で同期状態フラグ
がオフへ変化し、これにより状態制御回路９はセレクタ
２Ａ、２ＢにＢ入力を選択すべき信号を出し、再度マル
チフレームハンティングモードに戻る。これによりＲＡ
Ｍ３が再度マルチフレーム検出用シフトレジスタ機能を
発揮して、同期ビット列が検出される。

このように、この多チャンネルマルチフレーム受信回路
では、ＲＡＭ３がマルチフレーム検出用シフトレジスタ
を兼用しているので、従来のような大容量のマルチフレ
ーム検出用シフトレジスタが不要となり、これによりこ
の受信回路をＬＳＩ化した場合でも、回路規模が小さく
て済む。

なお、マルチフレーム検出方式としては、１２のフレー
ムを１ｆｆｉとして同期検出を行なうもののほか５その
他の数のフレームを１組として同期検出を行なうもので
もよい。

［発明の効果］ 以上詳述したように、本発明の多チャンネルマルチフレ
ーム受信回路によれば、シリアル／パラレル変換器から
のパラレルデータを複数組記憶しうるメモリが、マルチ
フレーム検出時に、１ビットシフト回路から１ビットず
つシフトされて出力されるマルチフレーム検出用デ・−
夕をこのメモリの特定のアドレスに順次書き込んでいく
ように構成されることにより、マルチフレーム検出用シ
フトレジスタを兼用しているので、従来のような大容量
のマルチフレーム検出用シフトレジスタが不要となり、
これによりこの受信回路をＬＳＩ化した場合でも５回路
規模を小さくできるという利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。 第２図は本発明の一実施例を示すブロック図、第３図は
ＲＡＭ周辺の構成を示すブロック図。 第４図は通常モードでのＲＡＭ格納形式を説明する図、 第５図はマルチフレームハンティングモードでのＲＡＭ
格納形式を説明する図、 第６図は従来例を示すブロック図、 第７図は従来例でのＲＡＭ格納形式を説明する図、 第８図は１２マルチフレームを説明する図である。 図において、 １はシリアル／パラレル変換器、 ２は１ビットシフト回路、 ２Ａ、２Ｂ、２．Ｃはセレクタ、 ３はＲＡＭ　（メモリ）、 ４は読み出しレジスタ、 ７は同期・保護回路、 ８はタイムスロットカウンタ、 ９は状態制御回路、 １０は同期ビット検出用のレジスタ部、１１．１２は１
２マルチフレ一ム検出部、７１はイネーブル回路、 ７２はカウンタ、 ７３はセレクタ、 １０１〜１０３は３ビットレジスタである。 本呪す月の月Ｕ里ブロック図 第１ 図 １２マルナフレーム乞お乞明する図 第８ 図

Claims (1)

1. 【特許請求の範囲】 　多チャンネル分の制御データおよびマルチフレーム検
   出用データが多重されたシリアルデータをパラレルデー
   タに変換するシリアル／パラレル変換器（１）と、 該シリアル／パラレル変換器（１）からのパラレルデー
   タを複数組記憶しうるメモリ（３）と、該メモリ（３）
   に記憶されたデータを読み出すための読み出しレジスタ
   （４）とをそなえ、 該メモリ（３）の書き込み側に、該シリアル／パラレル
   変換器（１）の出力に含まれるマルチフレーム検出用デ
   ータを１ビットずつシフトさせうる１ビットシフト回路
   （２；２Ａ、２Ｂ）が設けられて、マルチフレーム検出
   時に、該１ビットシフト回路（２；２Ａ、２Ｂ）から１
   ビットずつシフトされて出力されるマルチフレーム検出
   用データを該メモリ（３）の特定のアドレスに順次書き
   込んでいくように構成されることにより、該メモリ（３
   ）がマルチフレーム検出用シフトレジスタを兼用してい
   ることを特徴とする、多チャンネルマルチフレーム受信
   回路。