JPH0357332A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、シリアル入力信号に一定間隔で挿入された
フレーム同期パターンの検出を行なうフレーム同期検出
回路に関するものである。

〔従来の技術〕

第３図は、「ディジタル通信技術」田中公男著、東海大
学出版会に示された従来の１ビット即時シフト方式のフ
レーム同期検出回路を示すものであり、第１の従来例と
する。図において、（１）はフレーム長分だけカウント
するフレームカウンタ、（３）はフレーム毎に出力され
るフレームパルス信号、（５）はマルチフレームをカン
ウトするマルチフレームカウンタ、（７）はマルチフレ
ーム毎に出力ざれるマルチフレームパルス信号、（９）
は外部より入力されるシリアル入力信号、（１１）はフ
レーム毎にシリアル入力信号（９）をラッチするマルチ
フレーム分の１２ビットのレジスタ、（ｌ３）はレジス
タ（ｌ１）にラッチされたマルチフレーム分のｌ２ビッ
トのビットデータ出力、（ｌ５）はビットデータ出力（
ｌ３）が期待する同期ビットパターンか否かを検出する
同期ビット検出部、（ｌ７）はビットデータ出力（１３
）が期待する同期ビットパターンの時アクティブとなる
同期ビット検出信号、（ｌ９）は回路内のマルチフレー
ム位相と同期ビット検出信号の位相とを比較し、位相ず
れを検出する不一致検出部、（２１）は不一致検出回路
（ｌ９）が不一致を検出した時フレームカウンタ（１）
及びマルチフレームカウ〉・夕（５）の位相を変化させ
るカウンタロード信号である。

次に動作について、第５図に示すｐｃｖ　ｉ次群２４ｃ
ｈのフレームフォーマット例に従って説明する。本例で
は、１９３ビットで１フレームを構成し、１２　フレー
ムで１マルチフレームを構成している。

外部からのシリアル人力信号（９）がない場合は、回路
内のフレームカウンタ（１）及びマルチフレームカウン
タ（５）はフリーラン状態となっている。レジスタ（ｌ
１）は外部より人力されるシリアル入力信号（９）を、
任意の位相で動いているフレームカウンタ（１）の出力
するフレームパルス信号（３）によりフレーム毎に順次
マルチフレーム分すなわち１２ビットのデータをラッチ
しておく、ラッチされたデータは１２ビットのパラレル
データであるビットデータ出力（ｌ３）として同期ビッ
ト検出部（１５）に出力される。同期ビット検出部（１
５）はこのビットデータ出力（１３）が期待する同期ビ
ットパターンかどうかチェックする。もし期待する同期
ビットパターンでない場合、同期ビット検出部（１５）
は同期ビット検出信号（ｌ７）をノンアクティブとする
。不一致検出部（１９）はマルチフレーム毎に回路内マ
ルチフレーム位相と外部シリアル入力信号（９）のマル
チフレーム位相との比較を行なう。

不一致検出部（ｌ９）が゛不一致”と検出すると、すな
わちマルチフレームカウンタ（５）よりマルチフレーム
パルス信号（７）が出力された時、同期ビット検出信号
（１７）がノンアクティブであると、フレームカウンタ
（１）及びマルチフレームカウンタ（５）の位相を１ビ
ットシフトさせるカウンタロード信号（２ｌ）を出力す
る。上記動作を順次繰り返し、同期ビット検出部（１５
）が期待する同期ビットパターンを検出すると、同期ビ
ット検出信号（ｌ７）をアクティブにする。これにより
、不一致検出部（ｌ９）では“不一致“を検出しなくな
り、カウンタロード信号（２１）を出力しなくなるので
、フレームカウンタ（１）及びマルチフレームカウンタ
（５）の位相は変化しない。シリアル入力（９）に第５
図に示す同期ビット位置以外のデータ中のビット列が偶
然同期ビットパターンと同じであり、誤った位置でフレ
ーム同期検出を行なった擬似同期の場合を除き、フレー
ムカウンタ（１）及びマルチフレームカウンタ（５）は
常にこの位相で動作し、フレーム同期を検出したことに
なる。

次に、第２の従来例を第４図に従って説明する。この例
はマルチフレーム全体を記憶できるレジスタ容量を持つ
全ビット検出方式のフレーム同期回路のブロック図を示
す。図において、（１）はフレーム長分だけカウントす
るフレームカウンタ、（３）はフレーム毎に出力される
フレームバルス信号、（５）はマルチフレームをカウン
トするマルチフレームカウンタ、（７）はマルチフレー
ム毎に出力されるマルチフレームパルス信号、（９）は
外部より入力されるシリアル入力信号、（１３）はメモ
リの内容をフレーム毎に並べ１２ビットのパラレルデー
タとして順次出力するビットデータ出力、（１５）はビ
ットデータ出力ク１３）が期待する同期ビットパターン
か否かを検出する同期ビット検出部、（１７）はビット
データ出力（１３）が期待する同期ビットパターンの時
アクティブとなる同期ビット検出信号、（２３）はマル
チフレーム分の全ビットデータを記憶できるメモリ、（
２５）はフレームカウンタ（１）より出力され、メモリ
（２３）のフレーム方向のアドレス信号となるフレーム
アドレス信号，　　（２７）はマルチフレームカウンタ
より出力され、メモリ（２３）のマルチフレーム方向の
アドレス信号となるマルチフレームアドレス信号である
。

次にこの動作について説明する．メモリ（２３）はフレ
ームアドレス信号（２５）とマルチフレームアドレス（
２７）により示されるアドレスに、外部より入力される
シリアル人力信号（９）を全ビット順次記憶していく。

また、メモリ（２３）は上記で記憶したビットデータを
フレーム周期に並べた１２ビットのパラレル信号として
、ビットデータ出力（ｌ３）を順次出力する。同期ビッ
ト検出部（ｌ５）は順次出力されるビットデータ出力（
ｌ３）が期待する同期ビットパターンかどうかチェック
する。メモリ（２３）の中にはマルチフレームの全ビッ
トが記憶でき、順次新しいデータをラッチしていくため
、シリアル人力信号（９）にビット誤りがなければ必ず
どこかに同期ビットパターンが存在する。同期ビット検
出部（１５）は同期ビットパターンを検出するとすぐに
同期ビット検出信号（１７）を出力する、同期ビット検
出信号（１７）はフレームカウンタ（１）とマルチフレ
ームカウンタ（５）にリセットをかける．これによりフ
レームパルス信号（３）とマルチフレームパルス信号（
７）は外部シリアル人力信号（９）と位相同期し、フレ
ーム同期を検出したこととなる。

〔発明が解決しようとする課題〕

従来例１の１ビット即時シフト方式によるフレーム同期
検出回路は１ビットずつシフトして同期ビットを捜すた
め、同期引込み時間が長くなるという欠点があった。ま
た、従来例２の全ビット検出方式によるフレーム同期検
出回路は、同期弓込み時間は短くなるが、マルチフレー
ム分のメモリ容量が必要であり、また回路が複雑になる
という問題がある。

この発明は上記のような問題点を解決するためになされ
たもので、比較的小さなメモリ容量で、安価で同期引込
み特性のよいフレーム同期検出回路を提供することにあ
る。

（課題を解決するための手段） この発明に係るフレーム同期回路は、マルチフレーム構
成の直列人力信号をｎビットの並列信号に変換する直並
列変換部と、１フレーム周期毎に同期信号を出力するフ
レームカウンタと、上記同期信号に同期し上記並列信号
をマルチフレーム数分ｍ個記憶するとともに、ｍ個の並
列信号中、同一ビット位置のビット信号を読み出しｍビ
ット並列信号として出力する記憶部と、マルチフレーム
周期毎に同一ビット位置のｍピット並列信号をデコード
し、期待する同期パターンに一致するか否かを判別する
同期パターン検出部と、該同期パターン検出部に対して
判定タイよングを決める同期信号を出力するマルチフレ
ームカウンタと、上記同期パターン検出部による同期パ
ターン不一致判定時（上記フレームカウンタ及びマルチ
フレームカウンタへビット信号位相シフト信号を出力す
る不一致検出部とを備えたものである。

（作用） この発明における記憶部は、直並列変換部でｎビットの
並列信号に変換された回線等からの入力信号の内特定の
位置のｎビット並列信号をフレーム毎にマルチフレーム
数分ｍ個記憶し、同期ビット検出部は、上記記憶手段よ
り出力されるマルチフレーム方向に同一ビット位置のｍ
ビット並列信号をデコードして期待する同期パターンに
一致するか否か判別し、不一致検出部は、上記同期ビッ
ト検出部が上記記憶手段に記憶されているｎ個のｍビッ
ト並列信号のいずれからも同期パターンに一致する信号
を検出しない場合には、フレームカウンタ及びマルチフ
レームカウンタをｎビット位相シフトし、期待する同期
パターンが検出された場合は、同期パターンと一致した
上記記憶部に、記憶されているｎ個のｍビット並列信号
の何番目かを判定し、その番号に対応した分だけフレー
ムカウンタ及びマルチフレームカウンタの位相をシフト
する． 〔実施例〕 以下、この発明の一実施例を図について説明する。従来
例と同様に第５図に示すフレームフォーマットで８ビッ
トパラレルデータ制御を行なう場合を例とする． 第１図において、（１）はフレーム長だけカウントする
フレームカウンタ、（３）はフレーム毎に出力されるフ
レームパルス信号、（５）はマルチフレームすなわちｌ
２フレームをカウントするマルチフレームカウンタ、（
７）はマルチフレーム毎に出力されるマルチフレームパ
ルス信号、（９）は外部より人力されるシリアル人力信
号、（３ｌ）はパラレルデータのコントロールを行なう
８ビットカウンタ、（３３）はフリランカウンタ（３１
）より出力されるパラレルデータ制御信号、（３５）は
シリアル入力信号（９）を８ビットのパラレルデータに
変換するシリ，・ル／パラレル変換部，　　（３７）は
シリアル／バラし・ル変換部（３５）より出力される８
ビットのパラレル入力信号、（３９）はパラレル人力信
号（３７）をフレーム毎にラッチするレジスタ群，　　
（１３）はレジスタ群（３９）にラッチされた８ビッ［
・パラレルのマルチフレーム分のデータより、８ビット
カウンタ（３１）に従い順次出力される１２ビットのビ
ットデータ出力、（１５）はビットデータ出力（１３）
が期待する同期ビットパターンかどうかを、８ビットカ
ウンタ（３１）に従い順次検出する同期ビット検出部、
（ｌ７）はビットデータ出力（ｌ３）が期待する同期パ
ターンの時、アクティブとなる同期ビット検出信号、（
ｌ９）は回路内のマルチフレームの位相と同期ビット検
出信号（１７）の位相とを比較し、位相ずれを検出する
不一致検出部、（２１）は不一致検出部（１９）が不一
致を検出した時、回路内フレームカウンタ（＋）及乙Ｃ
マノレチフレームカウンタ（５冫　の位相を回路内マル
チフレーム位相と同期ビット検出信号（工７）とのずれ
に応じて変化させるガウンタロード信号である。

第２図は第１図に示すレジスタ群（３９）の内部回路構
成を示す図で、図中、（４ｌ）はフレームバルスイ言号
（３）によりフレーム毎にカウントアップするカウンタ
、（４２）はカウンタ（４１）の値に応じて出力される
コントロール信号、（４３）は８ビットパラレルデータ
のビットデー・夕出力（３７）をラッチするラッチ、（
４５）はラッチ（４３）に記憶された各８ビットのデー
タよりパラレルデータ制御信号（３３）に応じたデータ
１ビットを取り出し、１２ビットのビットデータ出力（
１３）を作るセレクタである。

次に動作Ｅついて説明する。外部からのシリアル人力信
号（９）がない場合、フレームカウンタ（１）及びマル
チフレームカウンタ（５）はフリーラン状態どなってい
る。８ビットカウンタ（３１）は、フ１ノームバルス信
号（３）をトリガとしそこから８ビットのカウント動作
を行なう。この状態でシリアル／パラレル変換部（３５
）は、外部より入力されるシリアル入力信号（９）を８
ビットカウンタ（３ｌ）が出力するパラレルデータ制御
信号（３３）に従い、８ビットのシリアル／パラレル変
換を行なって８ビットのパラレル入力信号（３７）を作
る。パラレル入力信号（３７）は、フレームパルス信号
（３）により７　レ−ム毎に順次マルチフレームｅ、ｆ
ｆチａ　Ｘ　１２ビットのデータとしてレジスタ群（３
９）に格納される。レジスタ群（３９）は、格納ざれた
データよりフレーム毎に１ビットずつ取り出し、１２ビ
ットのパラレルデータであるビットデータ出力（ｌ３）
を８ビットカウンタ（３１）の動作に従い順次出力する
．レジスタ群（３９）の内部では、パラレル入力信号（
３７）を１２個の８ビット分のラッチ（４３）に入力と
して与える。カウンタ（４ｌ）はフレームパルス信号（
３１）がアクティブになるごとにカウントアップし、１
２個のラッチ（４３）を１つずつイネーブルにするコン
トロール信号（４２）を出力する。ラッチ（４３）はコ
ントロール信号（４２）がアクティブになった時、パラ
レル入力信号（３７）をラッチする。各セレクタ（４５
）はパラレルデータ制御信号（３３）に従い、各ラッチ
（４３）の８ビットデータ中の同一ビット位置の１ビッ
トを各々選択し、１２ビットのビットデータ出力（１３
）を出力する． 同期ビット検出郎（１５）は、ビットデータ出力（ｌ３
）を期待する同期ビットパターンかどうかチェックする
。もしレジスタ群（３９冫から順次出力される８パター
ンのビットデータ出力（１３）の中に期待する同期ビッ
トパターンがなかった場合には、同期ビット検出部（１
５）から出力される同期ビット検出信号（ｌ７）はノン
アクティブとなる。この時には、マルチフレーム毎に回
路内マルチフレーム位相と外部シリアル入力信号（９）
のマルチフレーム位相との比較を行なう不一致検出部（
ｌ９）は、前記８パターンが全て“不一致”であること
を検出し、フレームヵウンタ（１）及びマルチフレーム
カウンタ（５）の位相を８ビットシフトさせるカウンタ
ロード信号（２１）を出力する。上記動作を順次繰り返
し、ビットデータ出力（ｌ３）が期待するフレーム同期
パターンと一致すると、同期ビット検出部（ｌ９）は、
同期ビット検出信号（ｌ７）をアクティブにする。この
ため、不一致検出部（１９）で、”不一致“を検出しな
くなるタイミングができる。不一致検出部（ｌ９）は、
その時の８ビットカウンタ（３１）の状態により、回路
内マルチフレーム位相と、シリアル入力信号（９）のマ
ルチフレーム位相とのずれを認識し、ずれ心応じた分だ
けのカウンタロード信号（２１）を出力し・て、フレー
ムカウンタ（１）とマルチフレームカウンタ（５）の位
相をシリアル入力信号（９）のフレーム位相及びマルチ
フレーム位相にあわせる。

例えば、レジスタ群（３９）に格納されている８個の１
２ビットパラレル信号中の５番目の１２ビットパラレル
信号が、フレーム同期パターンと一致した場合には、８
ビットカウンタ（３ｌ）は、“５”となっており、この
時すぐにカウンタロード信号（２１）を出力し、フレー
ムカウンタ（１）及びマルチフレームカウンタ（５）を
５ビット位相シフトする。以上の動作によりフレーム同
期を検出する。

ところで、第５図に示すフレーム中に同期ビツトと同一
パターンのデータが存在した場合には、誤ってそのパタ
ーンを同期ビットであると判断し、誤った同期検出をす
ることになるが、これは上記実施例では省略している同
期保護回路を設けることで、上記誤同期検出から回避す
ることができる。

なお、上記実施例では、同期保護回路が含まれていない
が、通常の保護回路を従来例と同様に付加できる。また
、８ビットカウンタ（３１）はフレームパルス信号（３
１）に同期して動作した例を示したが、完全フリーラン
の８ビットカウンタとして動作させ、外部のレジスタ群
（３９）にデコーダを設けるよう構成しても同様の効果
を奏する。

また、不一致検出部（１９）は正しい位相のマルチフレ
ームパターンについてのみ検出すると説明したが、不一
致検出部（１９）でフレーム単位にずれたマルチフレー
ムパターンの検出もできるようにして−、フレーム単位
のずれを吸収するカウンタロード信号（２１）を出力で
きるようにしてもよい。

また、フレームビットが、１フレーム中に１ビットだけ
でなく１フレーム中に複数ビットの同期ビットが一定間
隔で挿入されている場合には、レジスタ群（３９）の容
量を増やすことにより同様の効果を奥する． 〔発明の効果） 以上のように、この発明によれば、マルチフレーム構成
の直列人力信号を直並列変換し、フレーム周期毎に並列
信号をマルチフレーム数分記憶部へ記憶し、各並列信号
中特定ビット位置のビット信号をマルチフレーム数分並
列信号として出力し、デコードした後期待する同期パタ
ーンに一致するか否かを判定するようにしたので、大容
量メモリを用いることなく、安価で、また精度が高く、
引込み時間の短いフレーム同期検出回路が得られる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフレーム同期検出回
路のブロック図、第２図は第１図中のレジスタ群（３９
）の詳細を示すブロック図、第３図は従来のｌビット即
時シフト方式のフレーム同期検出回路のブロック図、第
４図は従来の全ビット検出方式のフレーム同期検出回路
のブロック図、第５図はＰＣＭ　ｔ次群２４ｃｈのフレ
ームフォーマットを示す図である． （１）はフレームカウンタ，、（３）はフレームパルス
信号、（５）はマルチフレームカウンタ、（７）はマル
チフレームパルス信号、（９）はシリアル人力信号、（
１１）はレジスタ、（１３）はピットデータ出力、（ｌ
５）は同期ビット検出部、（ｌ７）は同期ビット検出信
号、（１９）は不一致検出部、（３５）はシリアル／パ
ラレル変換部、（３７）はパラレル人力信号、（３９）
はレジスタ群． なお、図中同一部分または相当部分は同一符号により示
す．

Claims (1)

【特許請求の範囲】
1. マルチフレーム構成の直列入力信号をｎビットの並列信
   号に変換する直並列変換部と、１フレーム周期毎に同期
   信号を出力するフレームカウンタと、上記同期信号に同
   期し上記並列信号をマルチフレーム数分ｍ個記憶すると
   ともに、ｍ個の並列信号中、同一ビット位置のビット信
   号を読み出しｍビット並列信号として出力する記憶部と
   、マルチフレーム周期毎に同一ビット位置のｍビット並
   列信号をデコードし、期待する同期パターンに一致する
   か否かを判別する同期パターン検出部と、該同期パター
   ン検出部に対して判定タイミングを決める同期信号を出
   力するマルチフレームカウンタと、上記同期パターン検
   出部による同期パターン不一致判定時に上記フレームカ
   ウンタ及びマルチフレームカウンタへビット信号位相シ
   フト信号を出力する不一致検出部とを備えたことを特徴
   とするフレーム同期回路。