JPH0262982B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はメモリ制御装置に関し、特にPCM装
置の復号器に用いるメモリのためのメモリ制御装
置に関するものである。 ランダムアクセスメモリの書込み／読出し制御
に関しては、一般に書込み／読出し制御の周期が
互いに非同期であることが多い。かゝる場合にお
いて各動作が発生すると、互いに対応するフラツ
グをたてゝこの信号に基いて、他方の動作を禁止
するとともに、スタート信号を発生させ、この時
点より、カウンタ又はシフトレジスタで基準クロ
ツクを分周して決定される時間領域に於いて動作
を行い、終了時点に於いてストツプ信号を発生さ
せることにより、自身のフラツグを解除して、他
方の動作を可能にする方法で、互いの動作が重な
ることなく行つている。この方法では、各々の動
作のためにそれぞれ個別にタイミング発生回路が
必要で制御が複雑になる。また各動作が非同期で
あるので、素子の遅延等に起因して、両方のフラ
ツクが同時にたち動作が重なつて誤動作の原因に
なる。これを防ぐために保護回路が必要となつて
一層回路が複雑になる。 従つて、本発明の目的は簡単な回路構成により
互いに非同期の書込み／読出しの動作が重なるこ
となく安定に動作し得るランダムアクセスメモリ
の制御装置を提供することである。 本発明によるメモリ制御装置は、各ビツトが直
列に伝送されるデイジタルデータを並列変換する
ことによりこの並列変換に要する時間を利用した
もので、データの直列−並列変換を行うための伝
送クロツクを計数するカウンタと別のクロツクを
分周することにより得られた周期的な読出し又は
書込み指令信号発生回路とを用い、これらカウン
タ出力と指令信号出力とをアドレス入力として予
めプログラムされたROM（リードオンリメモリ）
等のタイミング発生回路からタイミング信号を発
生せしめるようにし、このプログラムを適当に選
定して、書込み及び読出し動作のうち発生頻度の
高い方の動作を優先させ、互いの動作が重ならな
いようにして素子の遅延等に起因する誤動作をな
くすことを特徴としている。 以下に、本発明について図面を用いて説明す
る。 第１図は、例えばデジタルオーデイオ信号の復
号に用いられる一般的なPCM復号器の一部概略
を示すブロツク図であり、基準クロツク発生回路
５で発生する基準クロツク信号と、入力PCMデ
ータ信号からクロツク信号抽出回路１及びメモリ
ー装置２に於いて、データに同期したクロツク信
号を用いて、同期分離及びデータ抽出回路３によ
つて、同期信号が分離されデータの抽出がなされ
る。入力PCMデータ信号には誤り訂正を可能と
すべくオーデイオデータ（実データ）の外に余分
なデータの冗長ビツト（訂正符号）が含まれてお
り、エラー検出回路４にて誤りデータの検出がな
されエラーの有無を示すエラー指示ビツト信号が
付加されてメモリー装置２へ書込まれる。当該メ
モリー装置２に於いて、１つのサンプル値を示す
データ毎に、並列に変換されて記憶されるように
構成されており、メモリーの書込み／読出し制御
は、クロツク抽出回路１より抽出したクロツクで
行われる。またメモリへの書込み周期の制御は、
同様にクロツク抽出回路１より抽出したクロツク
信号に基いて行われ、読出し周期は基準クロツク
信号発生回路５でつくられたクロツク信号に基い
てメモリへの書込みと読出しの周期を独立したク
ロツク信号で行うことでPCMデータ信号の時間
変動の補正が行われる。メモリ装置２は、少なく
とも（インターリーブ長＋ジツタ補正分）の記憶
容量を有しており、実データ量はメモリ２への書
込み及び読出しにおいて等しいので、いわゆる書
込みデータが溢れ状態となつたり、読出し過多に
よる空状態になることはない。メモリ装置２から
は実データ部分が読出されてエラー補正回路６に
て補正を受けた後に、Ｄ／Ａコンバータ７に入力
されてアナログ信号に変換されて以後アナログ処
理が適当になされるものである。 第１図に於いて基準クロツク信号発生回路５で
発生したクロツク信号を分周して発生する読出し
サイクルの発生頻度はサンプリング周波数と一致
し、通常44.1KHz又は50.4KHzが適用されている。
PCMデータよりクロツク抽出回路１及びメモリ
ー装置２で作り出されかつデータに同期したクロ
ツク信号は伝送クロツク信号と呼ばれるもので今
後このクロツク信号を伝送クロツク信号と呼ぶこ
とにする。この伝送クロツク信号はPCM装置に
於いて、一サンプルデータのビツト数、サンプリ
ング周波数、及び冗長度によつて異るが通常2M
Hz〜5MHzの伝送レートがとられている。書込み
サイクルの発生頻度は、伝送レートを１サンプル
データのビツト数で割つた値である。すなわち16
ビツトとすれば125KHz〜312.5KHzの書込みサイ
クルとなり、PCM装置では実データと冗長ビツ
トとをメモリに書込みつつ、実データ部分のみを
該メモリから読出すために書込みサイクルの発生
頻度が大となつている。 第２図は、第１図に示したPCM復号器に於け
るメモリー装置２の本発明の実施例を示す回路ブ
ロツク図である。a₁〜a_NからなるＮ（Ｎは２以上
の整数）ビツトの直列バイナリーデータ信号はＮ
ビツト・直列／並列変換器９に伝送される。当該
直列／並列変換器９の並列出力ｂは、並列データ
を一時記憶するためにＮビツト・ライト・バツフ
ア・レジスタ１０へ印加されている。当該レジス
タ１０の出力Ｗは、ランダム・アクセス・メモリ
（今後省略してRAMと記する）１１の入力に印
加されている。当該RAM１１の出力ＲはＮビツ
ト・リード・バツフア・レジスタ１２の入力に印
加されている。直列データa₁〜a_Nを並列に変換す
る際に、ビツト数を管理するためにＮ進バイナリ
ー・カウンタ２０が使用されている。当該カウン
タ２０のバイナリー出力X₀〜X₃は、コントロー
ル信号を発生させるためにリードオンリメモリ
（今後省略してROMと記する）７のアドレス入
力Y₀〜Y₃に印加されている。またX₃出力はレジ
スタ１５のCK端子に印加されている。 一方、基準クロツク信号発生回路５で発生した
基準クロツク信号は、読出しサイクルを発生させ
るために分周回路１３のクロツク端子CKに印加
されている。読出しサイクルが発生すると、当該
分周回路１３のキヤリイ出力CYはリードフラツ
グレジスタ１４のCK端子に印加されている。当
該フラツグレジスタ１４は、前記RAM１１より
データの読出しが必要であることを示すために一
定期間読出動作指令信号ｈを発生するための１ビ
ツトレジスタである。当該フラツグレジスタ１４
の出力ｈは読出しを制御するために必要なレジス
タ１５の入力Ｄに印加されている。当該レジスタ
１５の出力h′は読出可能信号としてROM７のア
ドレス入力Y₄に印加されている。当該ROM７の
Z₀出力ｇは、RAM１１の書込み／読出しを制御
するＷ／Ｒ端子に印加されていると同時に、イン
バータ１８を介してライトアドレスカウンタ１６
のクロツク端子CKに印加されている。当該
ROM７のZ₁出力ｆは、アドレス選択回路８の制
御端子に印加されている。当該ROM７のZ₂出力
ｊはＮビツトリードバツフアレジスタ１２のCK
端子に印加されている。当該ROM７のZ₃出力ｋ
は、リードフラツグ１４及びレジスタ１５のクリ
ア端子CLRに夫々印加されていると同時に、イ
ンバータ１９を介してリードアドレスカウンタ１
７のクロツク端子CKに印加されている。 他方直列データa₁〜a_NをＮビツト直列／並列変
換器９に伝送するために、伝送クロツク信号Ｃが
当該Ｎビツト直列／並列変換器９のクロツク端子
CKに印加されていると同時に、インバータ２１
を介して前記Ｎビツトバイナリーカウンタ２０の
クロツク端子CKに印加されている。当該カウン
タ２０のキヤリー出力ｅはＮビツト直列／並列変
換器９の出力ｂをライトバツフアレジスタ１０に
一時記憶するために当該レジスタ１０のCK端子
に印加されている。またRAM１１の所定内のア
ドレスにデータを書込む際には、所定のアドレス
を指定してから１伝送クロツク遅れた時点で、
RAM１１の制御端子Ｗ／Ｒに１クロツク間だけ
“１”信号が与えられかつこの間にアドレス変化
がなければ、RAM１１にデータを書込むことが
可能であるようにRAM１１は構成されている。
またRAM１１の所定のアドレスからデータを読
出す場合には、所定アドレスを指定してから１伝
送クロツク以内にRAM１１の出力に所定アドレ
スの記憶内容が読出されるようになつている。ア
ドレス選択回路８は、制御端子入力が“１”のと
きライトアドレスカウンタ１６の出力を選択する
ように構成されている。 ここで、PCM信号におけるサンプリング周波
数が50.4KHzであり、伝送クロツク信号Ｃの周波
数が2MHzであるとすると、左右チヤンネルのス
テレオ信号を復号する場合読出サイクル周波数は
100.8KHzであり、また書込サイクル周波数は、
１サンプルデータがＮ＝16ビツトであれば125K
Hzとなる。すなわち、書込ビツト数は2Mビツ
ト／秒（125KHz×16ビツト）、読出ビツト数は
1.6128Mビツト／秒（50.4KHz×２チヤンネル×
16ビツト）、冗長ビツト数は0.3872Mビツト／秒
（書込ビツト数−読出ビツト数）である。従つて、
１回読出す間に２回以上の書込みが必要となり、
これら各動作が非同期的になされるから、互いの
動作が重複しないようにするために、第２図の実
施例に於ては、発生頻度の高い書込み動作を優先
して行うようにしている。すなわちデータの直並
列変換に要する時間を２分割してこの２分割され
た時間の前半のある定まつた時間領域で書込みを
なし、後半のある定まつた時間領域で読出しが必
要な場合にのみ読出しを行わせるものである。 かかる第２図のブロツクの動作を第３図の各部
波形を参照しつつ説明するが、第３図においてａ
〜ｋ及びh′の各波形は第２図の各部信号ａ〜ｋ及
びh′を夫々示している。尚、タイミング信号発生
用のROM７の記憶内容と入力アドレスY₀〜Y₄と
の関係は明細書末尾の表１に示されている。Ｎ＝
16ビツトの直列デイジタルデータa₁〜a₁₆は、伝
送クロツクＣの立上りエツジで直並列変換器９に
伝送される。この直列データa₁〜a₁₆の変換器９
への伝送が完了すると、バイナリカウンタ２０の
キヤリイ出力ｅが伝送クロツクＣより半クロツク
遅れて１クロツク間だけ“１”となる。このバイ
ナリカウンタ２０のキヤリイ出力ｅの立上りにお
いて変換器９で並列変換されたデータｂは、ライ
トバツフアレジスタ１０に一時記憶される。バツ
フアレジスタ１０のデータの次の直列データが変
換器９に伝送されている間のカウンタ２０の出力
が16進数の２及び３に対応する値になつた時点
で、表１に従つてROM７のZ₁出力ｆは“１”と
なる。すなわち伝送クロツクＣの２クロツク間だ
け“１”となる。よつて16進バイナリカウンタ２
０の出力が２と３の間の２クロツク間、前記
RAM１１のアドレス入力にはライトアドレスカ
ウンタ１６の出力が印加されている。次に16進バ
イナリーカウンタ２０の出力が３の時点で表１に
従いROM７のZ₀出力ｇは１になる。すなわち、
伝送クロツク信号Ｃの１クロツク間だけRAM１
１の書込み／読出し制御端子Ｗ／Ｒは“１”にな
る。従つて、ライトバツフアレジスタ１０に一時
記憶されているデータは、次の直列データが直
列／並列変換器９に伝送されている間の時間を２
分割した時間の前半の定まつた時間領域でRAM
１１の所定のアドレスに書込まれる。書込みが完
了するとROM７のZ₀出力ｇはインバータ１８を
介してライトアドレスカウンタ１６の内容を１イ
ンクリメントして次のデータを書込むべきアドレ
スを決定する。 次に読出しであるが、基準クロツク信号発生回
路５で発生した基準クロツクを分周回路１３で分
周してサンプリングクロツクを発生させている
が、読出しが必要になると当該分周回路１３のキ
ヤリイ出力は基準クロツク信号の１クロツク間だ
け“１”にたちあがる。当該分周回路１３のキヤ
リイ出力のたちあがりでリードフラツグレジスタ
１４の出力ｈを１にする。当該フラツグレジスタ
１４の出力ｈ＝１は16進バイナリーカウンタ２０
のX₃出力のたちあがり時点すなわち当該カウン
タ２０の内容が16進数で“８”になつた時点でレ
ジスタ１５に一時記憶される。そうすると、当該
レジスタ１５の出力h′が１になりこの出力h′の１
の間読出し可能とする。一方、ROM７のZ₀出力
ｇは、16進バイナリカウンタ２０の内容が“２”
でないときは全て“０”であり、RAM１１は読
出モードを指定されている。またROM７のZ₁出
力ｆは前述してあるように16進バイナリーカウン
タ２０の状態が２と３の時だけ１になるので、当
該カウンタ２０の出力が２と３の時以外はアドレ
ス選択回路８の制御入力は“０”となり、当該ア
ドレス選択回路８の出力にリードアドレスカウン
タ１７の出力が選ばれているので、RAM１１の
アドレス入力には、読出すべき所定のアドレスが
印加されている。従つてRAM１１の出力には、
16進バイナリーカウンタ２０の状態が８より後の
時間領域では、確実にデータが表われている。本
発明の実施例では、充分に余裕をとつて、ROM
７のZ₂出力ｊはカウンタ２０の状態が16進数でＢ
の時に“１”になる。当該ROM７のZ₂出力ｊの
たちあがりでRAM１１の出力に表われているデ
ータをリードバツフアレジスタ１２に一時記憶す
る。従つてRAM１１の所定のアドレスよりデー
タが読出されたことになる。 RAM１１の所定のアドレスよりデータの読出
しが完了すると、リードフラツグレジスタ１４及
びレジスタ１５をクリアし、リードアドレスカウ
ンタ１７の内容を１インクリメントする。本発明
の実施例では16進バイナリーカウンタ２０の状態
が16進数Ｃの時にROM７のZ₃出力ｋが“０”に
なり、リードフラツグレジスタ１４及びレジスタ
１５をクリアするとともに、インバータ１９を介
してリードアドレスレジスタ１７の内容を１イン
クリメントして次の読出すデータのアドレスを決
定する。尚、読出しの発生は伝送クロツク信号Ｃ
には同期していないので、16進バイナリーカウン
タ２０の内容がある定まつた時点では発生しな
い。従つて、読出しが発生してリードフラツグレ
ジスタ１４の出力ｈが“１”になるのも16進バイ
ナリーカウンタ２０の内容がある定まつた時点で
はない。リードフラツグレジスタ１４の出力ｈが
“１”になるのが16進バイナリーカウンタ２０の
状態が８より前であればレジスタ１５の出力
h′は、16進バイナリーカウンタ２０のX₃出力が
たちあがる時点、すなわち当該カウンタ２０の状
態が８になる時点で“１”になり読出しの必要が
発生し、直列データa₁〜a_Nが直列／並列変換器９
に伝送されている時間を２分割した後半の時間領
域に於ける定まつた時間領域で読出される。又、
第３図タイミングチヤート例のようにリードフラ
ツグレジスタ１４の出力ｈが16進バイナリーカウ
ンタ２０のX₃出力がたちあがつた後、すなわち
カウンタ２０の状態が８より後の時点で１になつ
た場合、次の直列データa_1-1〜a_N-1が直列／並列
変換器９に伝送されている時の16進バイナリーカ
ウンタ２０のX₃出力のたちあがりでレジスタ１
５の出力h′を“１”にして読出しの必要を知ら
せ、直列データa_1-1〜a_N-1を直列／並列変換器９
に伝送している時間を２分割した後半の時間領域
に於けるある定まつた時間領域で読出すことがで
きる。 リードフラツグレジスタ１４の出力ｈが１にな
る時点が、16進バイナリーカウンタ２０の状態が
８になる時点に近接して、素子の遅延等で直列デ
ータa₁〜a₁₆を伝送している時間の16進バイナリ
ーカウンタ２０のX₃出力のたちあがりで、レジ
スタ１５に読出しの必要であることを記憶ができ
ない場合でも、次の直列データを伝送している時
間の当該カウンタ２０のX₃出力、すなわち８に
なる時点で読出しが必要であることを記憶して、
RAM１１の所定のアドレスを読出すことが可能
であり、書込みを２回実行する間で１回の読出し
ができ、かつたがいの動作が重なることはない。 このようにして発生頻度の高いほうを優先さ
せ、かつ発生頻度の高いほうのサイクルを基準に
し、発生頻度の高いサイクルでつくられる時間領
域を２分割し、２分割された時間領域内で、各々
の動作をするためのタイミングを発生させること
によつて、互いの動作が重なることなく制御する
ことが可能である。 又、本例の説明で書込みの時間領域を16進バイ
ナリーカウンタ２０の状態が２と３の場合を説明
したが当該カウンタ２０の状態が０と１，４と
５，６と７の各時間領域でも書込みが可能であ
る。又読出しも同様にＢとＣだけでなく、８と
９，ＣとＤ，ＥとＦの各時間領域でも可能であ
る。従つて、本例に於いては書込み時間領域に於
いては、書込み動作をする時間領域以外の他の時
間領域で異つた動作をすることが可能である。例
えば、書込み動作に同期して書込みアドレスとは
異なつたアドレスのデータをチエツクして、誤り
があつた場合には訂正して正しいデータに書き替
える動作等が、又、読出しの場合は４チヤンネル
分のデータを読出すこと等が可能になる。また直
並列変換に要する期間の２分割点を16ビツトの中
点である８ビツト目としたが、これに限定される
ことなく、２ビツト目以上の所定ビツト目で２分
割してもよいことは勿論である。 叙上の如く、本発明によれば回路構成が簡単で
かつ使用素子数を少くすることができ集積化も容
易である。またタイミングが明確で素子の遅延等
による誤動作がない利点がある。RCM信号処理
装置における時間軸圧縮、伸長やインターリブ、
デインターリブを行うためのメモリ制御装置に用
いて好適である。

【表】

【表】 【図面の簡単な説明】

第１図は、一般的なPCM復号器の一部ブロツ
ク図、第２図は本発明の実施例を示すブロツク
図、第３図は、本発明実施例に於ける、Ｎ＝16の
場合のタイミングチヤートである。 主要部分の符号の説明、１３，１６，１７，２
０……カウンタ、９……直列／並列変換器、１
０，１２，１４，１５……レジスタ、１１……
RAM、７……ROM、８……アドレス選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 直列伝送されるＮビツト（Ｎは２以上の整
   数）単位よりなるデイジタルデータ（a_N〜a₁）を
   直並列変換器９によりＮビツト毎に並列変換して
   この並列変換出力をメモリ１１に書込み読出し制
   御するに際し、書込み読出し動作を互いに非同期
   的に制御するメモリ制御装置であつて、 書込アドレスを指定する書込アドレス信号を発
   生する書込アドレス信号発生手段１６と、 読出アドレスを指定する読出アドレス信号を発
   生する読出アドレス信号発生手段１７と、 前記直並列変換器９へ前記デイジタルデータを
   伝送するための伝送クロツクＣをカウントするＮ
   進カウンタ２０と、 所定周期毎に一定期間読出動作指令信号ｈを発
   生する手段５，１３，１４と、 前記読出動作指令信号ｈの発生期間中でかつ前
   記Ｎ進カウンタ２０が１以外の所定積算値に対応
   する内容になつたときに応答して読出可能信号
   h′を発生する手段１５と、 前記Ｎ進カウンタ２０のカウント出力信号X₀
   〜X₃及び前記読出可能信号h′に基づいて前記Ｎ
   進カウンタの積算開始後前記メモリ１１に対して
   前記読出可能信号h′の発生前においては書込モー
   ドを指定し前記読出可能信号h′の発生期間内にお
   いては読出しモードを指定するモード指定信号ｇ
   と前記モード指定信号ｇに対応した書込又は読出
   アドレスの選択を指令するアドレス選択信号ｆと
   を発生するタイミング信号発生手段７と、 前記アドレス選択信号ｆに応答して前記書込及
   び前記読出アドレス信号のうちいずれか一方を前
   記メモリ１１のアドレス入力端に導出するアドレ
   ス選択手段８とを含むことを特徴とするメモリ制
   御装置。 ２ 前記タイミング信号発生手段７は、前記Ｎ進
   カウンタのカウント出力信号X₀〜X₃及び前記読
   出可能信号h′を読出アドレス入力端に受けて、該
   読出アドレスに予め記憶された信号パターンを出
   力する読出専用メモリからなることを特徴とする
   請求項１記載のメモリ制御装置。