JPH09232450A - 半導体装置 - Google Patents
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- JPH09232450A JPH09232450A JP8039776A JP3977696A JPH09232450A JP H09232450 A JPH09232450 A JP H09232450A JP 8039776 A JP8039776 A JP 8039776A JP 3977696 A JP3977696 A JP 3977696A JP H09232450 A JPH09232450 A JP H09232450A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【課題】 従来の読み出し専用半導体記憶装置では、１
ビットのデータを記憶させるためには、１本のワード線
と１つのメモリセルトランジスタとの接続／非接続で行
っている。したがって、１つのメモリセルには１ビット
のデータしか記憶させることしかできず、素子の集積度
が上がらないという問題があった。 【解決手段】 １つの単位セルに２n−１（ｎ≧２）本
を１組としたワード線と、ワード線のうち１本と接続、
あるいはいずれとも接続しないスイッチ手段を備え、ワ
ード線を活性化するのに対応したアドレスとビット線の
信号変化とに基づいて読み出すことよって、１つの単位
セルにｎビット記憶できる半導体装置を提供する。
ビットのデータを記憶させるためには、１本のワード線
と１つのメモリセルトランジスタとの接続／非接続で行
っている。したがって、１つのメモリセルには１ビット
のデータしか記憶させることしかできず、素子の集積度
が上がらないという問題があった。 【解決手段】 １つの単位セルに２n−１（ｎ≧２）本
を１組としたワード線と、ワード線のうち１本と接続、
あるいはいずれとも接続しないスイッチ手段を備え、ワ
ード線を活性化するのに対応したアドレスとビット線の
信号変化とに基づいて読み出すことよって、１つの単位
セルにｎビット記憶できる半導体装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に読み出し専用半導体記憶装置に関する。
特に読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】従来の読み出し専用半導体記憶装置の単
位セルの構成を示す図を図４に示す。４１はゲート電極
を示し、４２はワード線、４３はメモリセルトランジス
タ、４４はビット線を示す。ゲート電極４１とワード線
４２の間のノード４５は接続している状態と接続してい
ない状態の２通りあり、これは読み出し，専用メモリの
半導体装置を製造する時に書き込まれるデータによって
決まっている。又、ビット線４４は読み出し動作前に接
地電圧以外の所定の電圧にしておく。
位セルの構成を示す図を図４に示す。４１はゲート電極
を示し、４２はワード線、４３はメモリセルトランジス
タ、４４はビット線を示す。ゲート電極４１とワード線
４２の間のノード４５は接続している状態と接続してい
ない状態の２通りあり、これは読み出し，専用メモリの
半導体装置を製造する時に書き込まれるデータによって
決まっている。又、ビット線４４は読み出し動作前に接
地電圧以外の所定の電圧にしておく。
【０００３】次に、従来の読み出し専用半導体記憶装置
の単位セルにおける動作について説明する。
の単位セルにおける動作について説明する。
【０００４】まず、ノード４５が接続していた場合を説
明する。ワード線４２が活性化されるとノード４５を介
して、メモリセルトランジスタ４３のゲート電極４１が
活性化される。従って、メモリセルトランジスタ４３は
オン状態となり、ビット線４４はメモリセルトランジス
タ４３を介して接地電位に引き落とされる。
明する。ワード線４２が活性化されるとノード４５を介
して、メモリセルトランジスタ４３のゲート電極４１が
活性化される。従って、メモリセルトランジスタ４３は
オン状態となり、ビット線４４はメモリセルトランジス
タ４３を介して接地電位に引き落とされる。
【０００５】次に、ノード４５が非接続の場合を説明す
る。同様に、ワード線４２が活性化されるが、ゲート電
極４１とワード線４２は接続していないため、メモリセ
ルトランジスタ４３は常にオフ状態である。従って、ワ
ード線４２が活性化されても、ビット線４４の電位は所
定の電位のまま変化しない。
る。同様に、ワード線４２が活性化されるが、ゲート電
極４１とワード線４２は接続していないため、メモリセ
ルトランジスタ４３は常にオフ状態である。従って、ワ
ード線４２が活性化されても、ビット線４４の電位は所
定の電位のまま変化しない。
【０００６】上記のように従来の読み出し専用半導体記
憶装置ではノード４５を接続／非接続とすることによ
り、情報を記憶している。
憶装置ではノード４５を接続／非接続とすることによ
り、情報を記憶している。
【０００７】
【発明が解決しようとする課題】ところで、近年の半導
体技術の発展に伴い、論理装置や記憶装置の大規模化が
進展し、１つのチップに積層する素子数が増加してきて
いる。チップコスト低減のためには、より多くの素子を
同じ面積上に集積して高機能化すること、あるいは機能
を維持したままチップ面積を小さくすることが求められ
ている。
体技術の発展に伴い、論理装置や記憶装置の大規模化が
進展し、１つのチップに積層する素子数が増加してきて
いる。チップコスト低減のためには、より多くの素子を
同じ面積上に集積して高機能化すること、あるいは機能
を維持したままチップ面積を小さくすることが求められ
ている。
【０００８】しかしながら、上述したように従来の読み
出し専用半導体記憶装置の単位セルでは、１ビットのデ
ータを記憶させるためには、１本のワード線と１つのメ
モリセルトランジスタのゲート電極を接続するか否かに
よって行っている。したがって、１つのメモリセルには
１ビットのデータしか記憶させることしかできず、素子
の集積度が上がらないという問題があった。
出し専用半導体記憶装置の単位セルでは、１ビットのデ
ータを記憶させるためには、１本のワード線と１つのメ
モリセルトランジスタのゲート電極を接続するか否かに
よって行っている。したがって、１つのメモリセルには
１ビットのデータしか記憶させることしかできず、素子
の集積度が上がらないという問題があった。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、メモリセルの単位セルに対応させて、２n−１（ｎ
≧２）本を１組としたワード線と、該ワード線の２n−
１（ｎ≧２）本のうち１本と接続、あるいはいずれとも
接続しないように設けられた前記単位セルのトランジス
タのゲート電極と、前記ワード線と前記ゲート電極とが
接続の場合には、前記単位セルのトランジスタのドレイ
ンと接続し、前記ワード線と前記ゲート電極とが非接続
の場合には、前記ドレインと非接続のビット線とを備
え、前記ワード線を活性化するのに対応したアドレスと
前記ビット線の信号変化とに基づいて、前記単位セルか
らｎビットの情報を読み出すことを特徴とする。
は、メモリセルの単位セルに対応させて、２n−１（ｎ
≧２）本を１組としたワード線と、該ワード線の２n−
１（ｎ≧２）本のうち１本と接続、あるいはいずれとも
接続しないように設けられた前記単位セルのトランジス
タのゲート電極と、前記ワード線と前記ゲート電極とが
接続の場合には、前記単位セルのトランジスタのドレイ
ンと接続し、前記ワード線と前記ゲート電極とが非接続
の場合には、前記ドレインと非接続のビット線とを備
え、前記ワード線を活性化するのに対応したアドレスと
前記ビット線の信号変化とに基づいて、前記単位セルか
らｎビットの情報を読み出すことを特徴とする。
【００１０】
【発明の実施の形態】図１に、本発明に係るｎ型チャン
ネルのＭＯＳ電界効果トランジスタ（以下、ｎ−ＭＯＳ
ＦＥＴと記す）を用いた場合の実施の形態を示す。
ネルのＭＯＳ電界効果トランジスタ（以下、ｎ−ＭＯＳ
ＦＥＴと記す）を用いた場合の実施の形態を示す。
【００１１】図１は、ｎ＝２の場合の本発明に係るコン
タクト孔プログラム型読み出し専用半導体記憶装置の単
位セルの構成図を示しており、メモリセルトランジスタ
１と、ビット線２と、メモリトランジスタのゲート電極
３と、３本のワード線４、５、６とを備えている。ゲー
ト電極３とワード線４、５、６とは、ノード７、８、９
のいずれか１つを介して接続、あるいはいずれとも接続
しない。ノード１０を介し、ビット線２とドレイン領域
１１とは接続されるが、ノード１０はノード７、８、９
のいずれか１つがゲート電極と接続していた場合にはビ
ット線２と接続し、いずれも接続していない場合にはビ
ット線２とは接続しない。
タクト孔プログラム型読み出し専用半導体記憶装置の単
位セルの構成図を示しており、メモリセルトランジスタ
１と、ビット線２と、メモリトランジスタのゲート電極
３と、３本のワード線４、５、６とを備えている。ゲー
ト電極３とワード線４、５、６とは、ノード７、８、９
のいずれか１つを介して接続、あるいはいずれとも接続
しない。ノード１０を介し、ビット線２とドレイン領域
１１とは接続されるが、ノード１０はノード７、８、９
のいずれか１つがゲート電極と接続していた場合にはビ
ット線２と接続し、いずれも接続していない場合にはビ
ット線２とは接続しない。
【００１２】この読み出し専用半導体記憶装置の読み出
し動作について説明する。読み出し動作時には、予めビ
ット線２の電位を接地電位以外の所定の電位にしてお
く。尚、本実施の形態において、ビットラインの電位が
接地電位になった時’０’を、所定電位の時’１’を出
力するものとする。
し動作について説明する。読み出し動作時には、予めビ
ット線２の電位を接地電位以外の所定の電位にしてお
く。尚、本実施の形態において、ビットラインの電位が
接地電位になった時’０’を、所定電位の時’１’を出
力するものとする。
【００１３】まず、１つ目のアドレス（以下、ＡＤＲ０
と記す。）を読み出す場合について説明する。この場合
はワード線４、６を活性化する。３本のワード線４、
５、６とゲート電極３との接続及びビット線２とノード
１０との接続状態について、４つの場合について説明す
る。
と記す。）を読み出す場合について説明する。この場合
はワード線４、６を活性化する。３本のワード線４、
５、６とゲート電極３との接続及びビット線２とノード
１０との接続状態について、４つの場合について説明す
る。
【００１４】図２（ａ）〜（ｄ）にノードの接続状態を
表した半導体記憶装置の構成図を示す。
表した半導体記憶装置の構成図を示す。
【００１５】図２（ａ）のように、ワード線４がノード
７を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオン状態になるため、ビット線
２の電位はメモリセルトランジスタ１を介して接地電位
まで引き落とされる。従って、この場合の出力データ
は’０’である。
７を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオン状態になるため、ビット線
２の電位はメモリセルトランジスタ１を介して接地電位
まで引き落とされる。従って、この場合の出力データ
は’０’である。
【００１６】図２（ｂ）のように、ワード線５がノード
８を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオフ状態のままであるため、ビ
ット線２の電位は所定電位のまま変動しない。従って、
この場合の出力データは’１’である。
８を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオフ状態のままであるため、ビ
ット線２の電位は所定電位のまま変動しない。従って、
この場合の出力データは’１’である。
【００１７】図２（ｃ）のように、ワード線６がノード
９を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオン状態になるため、ビット線
２の電位はメモリセルトランジスタを介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
０’である。
９を介してゲート電極３と接続していた場合には、メモ
リセルトランジスタ１はオン状態になるため、ビット線
２の電位はメモリセルトランジスタを介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
０’である。
【００１８】図２（ｄ）のように３本のワード線４、
５、６がいずれもゲート電極３と接続していない場合に
は、メモリセルトランジスタのゲート電極はフローティ
ング状態になるため、ノード１０は接続しない。従っ
て、この場合は、メモリセルトランジスタはビット線か
ら切り離されているため、出力データは’１’である。
５、６がいずれもゲート電極３と接続していない場合に
は、メモリセルトランジスタのゲート電極はフローティ
ング状態になるため、ノード１０は接続しない。従っ
て、この場合は、メモリセルトランジスタはビット線か
ら切り離されているため、出力データは’１’である。
【００１９】次に、同じメモリセルを使って二つ目のア
ドレス（以下、ＡＤＲ１と記す。）を呼び出す場合につ
いて説明する。ＡＤＲ１を読み出す場合にはワード線
５、６を活性化する。
ドレス（以下、ＡＤＲ１と記す。）を呼び出す場合につ
いて説明する。ＡＤＲ１を読み出す場合にはワード線
５、６を活性化する。
【００２０】図２（ａ）のようにワード線４がノード７
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオフ状態のままであるため、ビッ
ト線２の電位は所定電位のまま変動しない。従って、こ
の場合の出力データは’１’である。
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオフ状態のままであるため、ビッ
ト線２の電位は所定電位のまま変動しない。従って、こ
の場合の出力データは’１’である。
【００２１】図２（ｂ）のようにワード線５がノード８
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオン状態になるため、ビット線２
の電位はメモリセルトランジスタ１を介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
０’である。
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオン状態になるため、ビット線２
の電位はメモリセルトランジスタ１を介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
０’である。
【００２２】図２（ｃ）のようにワード線６がノード９
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオン状態になるため、ビット線２
の電位はメモリセルトランジス１を介して接地電位まで
引き落とされる。従って、この場合の出力データは’
０’である。
を介してゲート電極３と接続していた場合には、メモリ
セルトランジスタ１はオン状態になるため、ビット線２
の電位はメモリセルトランジス１を介して接地電位まで
引き落とされる。従って、この場合の出力データは’
０’である。
【００２３】図２（ｄ）のように３本のワード線４、
５、６がいずれもゲート電極３と接続していない場合に
は、メモリセルトランジスタ１のゲート電極はフローテ
ィング状態になるため、ビット線２とノード１０は接続
しない。従って、この場合は、メモリセルトランジスタ
はビット線２から切り離されているため、出力データ
は’１’である。
５、６がいずれもゲート電極３と接続していない場合に
は、メモリセルトランジスタ１のゲート電極はフローテ
ィング状態になるため、ビット線２とノード１０は接続
しない。従って、この場合は、メモリセルトランジスタ
はビット線２から切り離されているため、出力データ
は’１’である。
【００２４】表１にノードの接続状態とアドレスから読
みだされるデータの値を示す。
みだされるデータの値を示す。
【００２５】
【表１】
【００２６】ノードの接続状態とアドレスによって、１
つのメモリセルトランジスタから４通りの値を読み出せ
ることを示している。つまり、本実施の形態に係る読み
出し専用半導体記憶装置は、１つのメモリセルトランジ
スタに２ビットの情報を記憶させることができる。
つのメモリセルトランジスタから４通りの値を読み出せ
ることを示している。つまり、本実施の形態に係る読み
出し専用半導体記憶装置は、１つのメモリセルトランジ
スタに２ビットの情報を記憶させることができる。
【００２７】本実施の形態に係る読み出し専用半導体記
憶装置のレイアウトの一例を図３に示す。図３は、図２
（ａ）〜（ｄ）に対応する４種類のメモリセルを配置し
た図であり、１つのメモリセルはビット線２、ゲート電
極３、ワード線４、５、６、ドレイン領域１１、ソース
領域１２、接地線１３からなっている。この例における
配線は、ビット線２と、ゲート電極３と、ワード線４、
５、６及び接地線１３の３層で構成している。ビット線
２とドレイン領域１１は、コンタクト１４によって接続
されている。
憶装置のレイアウトの一例を図３に示す。図３は、図２
（ａ）〜（ｄ）に対応する４種類のメモリセルを配置し
た図であり、１つのメモリセルはビット線２、ゲート電
極３、ワード線４、５、６、ドレイン領域１１、ソース
領域１２、接地線１３からなっている。この例における
配線は、ビット線２と、ゲート電極３と、ワード線４、
５、６及び接地線１３の３層で構成している。ビット線
２とドレイン領域１１は、コンタクト１４によって接続
されている。
【００２８】メモリセル図３（ａ）は、ワード線４とゲ
ート電極３の間にコンタクト１５がとられているので、
図２（ａ）に相当し、ワード線４と６とを活性化した場
合であるＡＤＲ０から読み出されるデータは’０’、ワ
ード線５と６とを活性化した場合であるＡＤＲ１から読
み出されるデータは’１’（以下、（０，１）のように
記す。）が形成されている。
ート電極３の間にコンタクト１５がとられているので、
図２（ａ）に相当し、ワード線４と６とを活性化した場
合であるＡＤＲ０から読み出されるデータは’０’、ワ
ード線５と６とを活性化した場合であるＡＤＲ１から読
み出されるデータは’１’（以下、（０，１）のように
記す。）が形成されている。
【００２９】メモリセル図３（ｂ）は、ワード線５とゲ
ート電極３との接続は配線１７ａ、コンタクト１７ｂ、
１７ｃがとられているので、図２（ｂ）に相当し、書き
込まれているデータは（１，０）である。
ート電極３との接続は配線１７ａ、コンタクト１７ｂ、
１７ｃがとられているので、図２（ｂ）に相当し、書き
込まれているデータは（１，０）である。
【００３０】また、同様に、メモリセル図３（ｃ）はワ
ード線６とゲート電極３の間のコンタクト１６がとられ
ているので、図２（ｃ）に相当し、書きこまれているデ
ータは（０，０）である。
ード線６とゲート電極３の間のコンタクト１６がとられ
ているので、図２（ｃ）に相当し、書きこまれているデ
ータは（０，０）である。
【００３１】以上の３つの場合は、ビット線２とドレイ
ン領域１１を接続するコンタクト１４がとられている。
メモリセル図３（ｄ）は、ゲート電極３はいずれのワー
ド線４、５、６とも接続されておらず、ビット線２とド
レイン領域１１を接続するコンタクト１４がとられてい
ないので、図２（ｄ）に対応し、書き込まれているデー
タは（１，１）である。このように、書き込む情報は、
ワード線５とゲート電極３との接続、及びビット線２と
ドレイン領域１１との接続の仕方によって任意に決める
ことができる。本実施の形態ではＮ+拡散層をもつｎ−
ＭＯＳ ＦＥＴについて述べたが、ｐ−ＭＯＳ ＦＥＴ
などの他のトランジスタについても適用できる。
ン領域１１を接続するコンタクト１４がとられている。
メモリセル図３（ｄ）は、ゲート電極３はいずれのワー
ド線４、５、６とも接続されておらず、ビット線２とド
レイン領域１１を接続するコンタクト１４がとられてい
ないので、図２（ｄ）に対応し、書き込まれているデー
タは（１，１）である。このように、書き込む情報は、
ワード線５とゲート電極３との接続、及びビット線２と
ドレイン領域１１との接続の仕方によって任意に決める
ことができる。本実施の形態ではＮ+拡散層をもつｎ−
ＭＯＳ ＦＥＴについて述べたが、ｐ−ＭＯＳ ＦＥＴ
などの他のトランジスタについても適用できる。
【００３２】ところで、本発明による読み出し専用半導
体記憶装置は、ｎ（ｎ≧２）個のアドレスに対してワー
ド線が２n−１（ｎ≧２）本必要となる。従来は１個の
アドレスにワード線が１本のみ必要だったので、本発明
によれば、メモリセルトランジスタ数は１／ｎ個（ｎ≧
２）にできるものの、ワード線がチップ上で占める配線
領域の割合は、従来に比べて（２n−１）／ｎ（ｎ≧
２）倍になり大きくなる。従って、本発明による読み出
し専用半導体記憶装置は、メモリセルトランジスタが非
常に高密度である大容量読み出し専用半導体記憶装置よ
りも、むしろ特にトランジスタの密度が疎であるメモリ
セルを有するゲートアレイなどに適用する方が、ワード
線を増やすことによる配線領域の面積の増大が新たに発
生しないので望ましい。
体記憶装置は、ｎ（ｎ≧２）個のアドレスに対してワー
ド線が２n−１（ｎ≧２）本必要となる。従来は１個の
アドレスにワード線が１本のみ必要だったので、本発明
によれば、メモリセルトランジスタ数は１／ｎ個（ｎ≧
２）にできるものの、ワード線がチップ上で占める配線
領域の割合は、従来に比べて（２n−１）／ｎ（ｎ≧
２）倍になり大きくなる。従って、本発明による読み出
し専用半導体記憶装置は、メモリセルトランジスタが非
常に高密度である大容量読み出し専用半導体記憶装置よ
りも、むしろ特にトランジスタの密度が疎であるメモリ
セルを有するゲートアレイなどに適用する方が、ワード
線を増やすことによる配線領域の面積の増大が新たに発
生しないので望ましい。
【００３３】本実施の形態では、ｎ＝２の時の読み出し
専用半導体記憶装置について述べたが、ｎが３以上でも
同様である。例えば、ｎ＝２の時には１つのアドレスを
読み出すのに、同時に２本のワード線を活性化すること
で行ったが、ｎ＝３の時には１つのアドレスを読み出す
のに、同時に４本のワード線を活性化を行う。
専用半導体記憶装置について述べたが、ｎが３以上でも
同様である。例えば、ｎ＝２の時には１つのアドレスを
読み出すのに、同時に２本のワード線を活性化すること
で行ったが、ｎ＝３の時には１つのアドレスを読み出す
のに、同時に４本のワード線を活性化を行う。
【００３４】
【発明の効果】以上のように、本発明に係る半導体装置
は、１つのメモリセルをｎ（ｎ≧２）個のアドレスで共
有できる構成であるため、１つのメモリセルにｎ（ｎ≧
２）ビットの情報を記憶させることができる。このた
め、より高い集積度を持つ読み出し専用半導体記憶装置
を提供することができる。
は、１つのメモリセルをｎ（ｎ≧２）個のアドレスで共
有できる構成であるため、１つのメモリセルにｎ（ｎ≧
２）ビットの情報を記憶させることができる。このた
め、より高い集積度を持つ読み出し専用半導体記憶装置
を提供することができる。
【図１】本発明に係るｎ＝２の場合の実施の形態に示す
半導体装置の単位セルの構成を示す図である。
半導体装置の単位セルの構成を示す図である。
【図２】本発明に係る記憶したデータに対応する半導体
装置の単位セルの構成を示す図である。
装置の単位セルの構成を示す図である。
【図３】本発明に係る半導体装置のレイアウトを示す図
である。
である。
【図４】従来の読み出し専用半導体記憶装置の単位セル
の構成を示す図である。
の構成を示す図である。
１ メモリセルトランジスタ ２ ビット線 ３ ゲート電極 ４、５、６ ワード線 ７、８、９、１０ ノード １１ ドレイン領域 １２ ソース領域 １３ 接地線 １４、１５、１６、１７ｂ、１７ｃ コンタクト １７ａ 配線
Claims (1)
- 【請求項１】 メモリセルの単位セルに対応させて、２
n−１（ｎ≧２）本を１組としたワード線と、 該ワード線の２n−１（ｎ≧２）本のうち１本と接続、
あるいはいずれとも接続しないように設けられた前記メ
モリセルの単位セルのトランジスタのゲート電極と、 前記ワード線と前記ゲート電極とが接続の場合には、前
記単位セルのトランジスタのドレインと接続し、前記ワ
ード線と前記ゲート電極とが非接続の場合には、前記ド
レインと非接続のビット線とを備え、 前記ワード線を活性化するのに対応したアドレスと前記
ビット線の信号変化とに基づいて、前記単位セルからｎ
ビットの情報を読み出すことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03977696A JP3321516B2 (ja) | 1996-02-27 | 1996-02-27 | 読み出し専用半導体記憶装置 |
| US08/804,089 US5771208A (en) | 1996-02-27 | 1997-02-20 | Memory for storing multi-data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03977696A JP3321516B2 (ja) | 1996-02-27 | 1996-02-27 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232450A true JPH09232450A (ja) | 1997-09-05 |
| JP3321516B2 JP3321516B2 (ja) | 2002-09-03 |
Family
ID=12562344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03977696A Expired - Fee Related JP3321516B2 (ja) | 1996-02-27 | 1996-02-27 | 読み出し専用半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5771208A (ja) |
| JP (1) | JP3321516B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299872B1 (ko) * | 1998-06-29 | 2001-10-27 | 박종섭 | 다비트데이터기록제어회로 |
| FR2794895B1 (fr) * | 1999-06-11 | 2001-09-14 | St Microelectronics Sa | Dispositif semiconducteur integre de memoire morte |
| US10453544B2 (en) * | 2014-12-10 | 2019-10-22 | Nxp Usa, Inc. | Memory array with read only cells having multiple states and method of programming thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289406A (en) * | 1990-08-28 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Read only memory for storing multi-data |
-
1996
- 1996-02-27 JP JP03977696A patent/JP3321516B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-20 US US08/804,089 patent/US5771208A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3321516B2 (ja) | 2002-09-03 |
| US5771208A (en) | 1998-06-23 |
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Legal Events
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