JPH02178838A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータシステムにおいて、情
報処理装置内のハードウェアを大幅に増加することなく
速度を向上させるためのデータ処理装置に関するもので
ある。

従来の技術 従来のデータ処理装置としては、第５図に示すものがあ
る。第５図において１はデータをキューイングする先入
れ先出しメモリ（以下、ＦＩＦＯと称す。）である。２
は入力されるデータ線、３はデータ格納を要求する入力
線、４はデータを保持するレジスタ、５はＦＩＦＯの制
御部で読出べきデータを示すリードポインタ８、および
書き込むべきレジスタを示すライトポインタ７を出力す
る。６は出力するデータ線である。２から入力されたデ
ータは４のレジスタで一時保持されて、入力された順序
で６から出力される。

発明が解決しようとする課題 しかしながら、上記第５図の構成ではＦＩＦＯに既にキ
ューイングされているデータに関しては順序を変えずに
データの内容を更新することは不可能であるので、デー
タの送り手では、データの処理が完全に終了したことを
確認してＦＩＦＯに格納要求を行なうことが必要となる
。このためにＦＩＦＯへの入力側が複数で、それぞれ独
立に動作することが可能である場合にもＦＩＦＯへの入
力待ちのため動作を停止しなければならないという課題
を有していた。本発明は、かかる点に鑑み複数の入力線
とデータおよびデータの処理終了を示すフラグを持ち、
−旦入力された処理未終了なデータをフラグが示す更新
入刃先のデータで変更可能にする事によって、処理未終
了な入力を先行的に格納し順序を確保して、データを変
更した後に出力を行なうことによって、情報処理装置内
のバッファへの入力側に先行性を与え、制御の負担を軽
減し、ハードウェアを増加せずに装置の速度を向上させ
る事を目的とする。

課題を解決するための手段 本発明は、バッファに複数の入力と、データおよびデー
タ処理情報を示すフラグを備え、キューイングされた順
序を変えずに、設定されたフラグの示す場所のデータの
変更をおこなう制御部とを備なえた装置である。

作　　　用 本発明は前記した構成により、複数の入力にたいして、
主データ系列から入力された順序で出力し、従データ系
列からの入力によってキューイングされたデータの内容
を変更にする事によって、入力系列が独立に動作する場
合に、主データ系列が従データ系列からの変更入力を待
ち合わせる必要が無く、主データ系列が先行的に動作す
る事によって、情報処理装置の性能を向上させる。

実施例 以下本発明を実施例により図面を参照して、詳細に説明
する。

第１図は本発明の第１の実施例におけるデータ処理装置
を示すものである。１００はオペランド先行フェッチユ
ニット、２００はフェッチしたオペランドをキューイン
グし実行ユニットにオペランドを供給する中間バッフハ
　３００は実行ユニット、４００はその他のユニットを
含むプロセッサ、５００は主記憶である。

１００のオペランド先行フェッチユニットは、１０１の
キャッシュメモリを内蔵する。１０２はオペランド先行
フェッチュニトの制御部である。

１０３はキャッシュ読出し要求線、１０４はキャッシュ
を読出すアドレス線、１０５はキャッシュのミスヒツト
をオペランド先行フェチユニットに通知する信号線であ
る。１０７はキャッシュミスヒツトが発生した場合に主
記憶読出しを行なうための要求線である。２０１は中間
バッファの制御部、２０２．２０３は、１０６のキャッ
シュから読出したデータと５０１の主記憶から読出した
データを選択する選択装置で、それぞれ２０４．２０５
の制御線によって制御される。２０６．２゜７は先行フ
ェッチしたオペランドをキューイングスルレジスタで、
実施例では２組のレジスタで構成される。２０８．２０
９はそれぞれ２０６．２０７に保持されたオペランドの
状態を示すフラグ部で、有効ビット（以下Ｖビットと記
す）と、読出し不可を示すビット（以下Ｒビットと記す
）よりなる。２１０．２１１はフラグを設定する制御線
である。２１２は２組のレジスタからのデータを選択す
る選択装置で、２１３の制御線により制御される。２１
４．２１５は制御部がフラグを読出す信号線である。２
１６はオペランドを実行ユニットに供給するデータ線、
２１７はデータの有効・無効を示す信号線である。３０
１は実行ユニットがデータの読出しを行ない、次のオペ
ランドを要求する要求線である。５０２は主記憶がらの
読出しの終了を示す信号線である。

第２図は実施例における非同期パイプラインの動作を示
す。

第２図（ａ）および第２図（ｂ）はオペランド先行フェ
ッチから実行までのパイプラインの動作を示す。

第２図（ａ）はキャッシュがヒツトしている時で、主記
憶読出しを行わず、キャッシュ読出し、実行で動作する
。

第２図（ｂ）はキャッシュがミスヒ・ントが発生した時
で、キャッシュ読出し、主記憶読出し、実行で動作する
。

キャッシュ読出し、実行はそれぞれ１サイクル、主記憶
読出しは２サイクルで行なう。

以上のように構成された本実施例のデータ処理装置につ
いて、以下その動作を説明する。

１０２のオペランド先行フェッチユニ・ソト制御部は、
１０３のフェッチ要求により１０４のアドレスでキャッ
シュをアクセスし、キヤ・ソシュはそのアドレスのキャ
ツシュヒツト／ミスを制御部に通知する。

ヒツト時にはオペランド先行フェッチユニット制御部は
データ格納要求およびキャツシュヒツトを１０８の要求
線によって通知する。２０１の中間バッファ制御部は、
次に書き込むべきレジスタが２０６の時、２０６のレジ
スタに１０６のデータを書込み、フラグ２１０を（■＝
１、Ｒ＝Ｏ）に設定する。また２０１の制御部は次に読
出すレジスタが２０６の時には、２１２の選択装置によ
り２０６のデータを選択し、２０８のフラが有効で読出
し可能であるため２１７の信号線によってデータが有効
であることを実行ユニットに通知する。

ミスヒツトが発生した時には、オペランド先行フェッチ
ユニット制御部はキャッシュミスヒツトを１０８によっ
て中間バッファ制御部に通知し、ミスヒツトした１０４
のアドレス線および１０７の主記憶読出し要求線によっ
て主記憶読出しを起動する。２０１の中間バッファ制御
部は、次に書き込むべきレジスタが２０６の時、２０６
のレジスタに１０６の無効データを書込み、フラグ２１
０を（Ｖ＝１、Ｒ＝１）に設定する。また２０１の制御
部は次に読出すレジスタが２０８の時には、２１２の選
択装置により２０６のデータを選択し、２０８のフラグ
が有効で読出し不可であるため２１７の信号線によって
データが無効であることを実行ユニットに通知する。中
間バッファ制御部に主記憶からの読出し終了が５０２に
よって通知されると１、主記憶アクセスを起動したオペ
ランドが格納されている２０６のレジスタに５０１のデ
ータを書込み、２０８のＲビットをリセットする。

Ｒビットがリセットされ２０８が（Ｖ＝Ｌ　　Ｒ＝０）
となるため中間バッファ制御部は２１７の信号線によっ
てデータが有効であることを実行ユニットに通知する。

上記キャッシュミスヒツトの発生時において、主記憶の
読出しを行なっている時に次のオペランドのキャッシュ
読出しが終了し、オペランド先行フェッチユニットが中
間バッファに対してデータの格納を要求すると、中間バ
ッファ制御部は、２０７にデータを書込み、２０９のフ
ラグを（Ｖ＝１、Ｒ＝０）に設定する。この時も２０６
のデータの読出しが行なわれていないために、２１６か
らは２０６のデータが出力され、２０８のフラグのＲビ
ットがセットされているために、実行ユニットの読出し
は行なわれず、２０６の主記憶読出しが終了し、２０６
が読出されたあとで、２０７の読出しがおこなわれるた
め、オペランドの順序は守られる。

ｎ番目′のオペランドの主記憶アクセス終了通知とｎ＋
１番目のオペランドのキャッシュのデータ格納要求が同
一サイクルで起こった場合には２０２および２０３の選
択装置で選択することによって２０６と２０７に同時に
書込みを行うことができる。

以上のようにキャッシュのヒツト、ミスヒツトに係わら
ずデータおよびを効フラグと共に読出し不可を示すフラ
グをパイプライン間の中間バッファに格納し、データの
転送だけではなくユニット間の同期管理をＦＩＦＯが行
うことによって、パイブラインの１ステージであるオペ
ランド先行フェッチユニットの制御部の負担を軽減し、
キャッシュミスヒツトが発生したときにもオペランド先
行フェッチユニットが主記憶の読出しを待ち合わせし停
止することなく、先行的に次のオペランドのキャッシュ
読出しを行なう事が可能となるため、性能を向上させる
ことが出来る。

第３図は連続するオペランドが、キャッシュミスヒツト
、キャツシュヒツト、キャッシュミスヒツトの場合の実
施例でのパイプラインの動作を示す。

第３図（ａ）は中間バッファに従来のＦＩＦＯを用いた
場合でオペランドフェチ開始から実行終了まで８サイク
ルを要する。

第３図（ｂ）は中間バッファに本発明の装置を用いた場
合でオペランドフェチ開始から実行終了まで７サイクル
を要する。

第４図に第２の実施例を示す。１０は命令実行部、１１
は命令実行部からのデータ線、１２はデータの格納要求
およびデータの状態を示す入力線、１３は先行する処理
装置からの入力線、２０はバッフハ　２１はデータの出
力線である。３０は乗算器、３１は乗算器からのデータ
線、３２はデータの格納要求を示す入力線、３３は除算
器からのデータ線、４０は除算器、４１はデータの格納
要求を示す入力線である。

命令実行部１０でデータの処理が終了した場合には１１
よりデータ、１２より処理終了を通知し、２０のバッフ
ァは有効なデータを格納する。１０の命令実行部で処理
したデータが更に乗算処理を必要とする時には、１２よ
り格納要求と３０からの入力によってデータを変更する
必要があることを通知する。２０のバッファは、該当す
る場所のフラグを設定し、３０より有効なデータが得ら
れるまでデータを読出し不可にする。１０の命令実行部
は中間バッファにデータ格納要求が受付けられると、先
行して次の実行処理を行なうことが出来る。

以上のようにデータの処理の終了・未終了に係わらず、
主データ系列の先行を継続して実行することができ、処
理の並列実行を行なうことを可能にすることによって、
システムの速度を向上することが出来る。

発明の詳細 な説明したように、本発明によればバッファが複数の入
力系列を持ち、主データ系列からの順序に従ってキュー
イングを行ない、従データ系列のデータの処理の待ち合
わせを行なわずに、主データ系列が先行して入力を行な
うことが可能なため、情報処理装置のハードウェアを増
加することなく性能を向上させることができＬＳＩ上で
の実現が極めて容易であり、その実用効果は大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデータ処理装置
のブロック図、第２図は本発明の実施例におけるパイプ
ライン動作を示すタイミングチャート、第３図は従来例
および本発明の実施例におけるパイプライン動作を示す
タイミングチャート、第４図は本発明の第２の実施例に
おけるデータ処理装置を示すブロック図、第５図は従来
例の説明図である。 １００・・・オペランド先行フェッチユニット、１０１
・・・キャッシュメモリ、１０２・・・オペランド先行
フェッチユニット制御部、２００・・・中間バッファ、
２０１・・・中間バッファ制御部、２０２・・・選択装
置Ａ、２０３・・・選択装置Ｂ１２０６・・・レジスタ
Ａ１２０７・・・レジスタＢ１２０８・・・フラグＡ１
２０９・・・フラグＢ、２１２・・・選択装置Ｃ，３０
０・・・実行ユニット、４００・・・プロセッサ、５０
０・・・主記憶、１０・・・命令実行部、２０・・・バ
ッフハ　３゜・・・乗算器、４０・・・除算器。

Claims (1)

1. 【特許請求の範囲】 データおよびデータの処理の必要性の有無と処理を必要
   とする場合には処理後のデータを入力する処理系を示す
   処理情報の入力を行なう入力線と前記入力線により既に
   入力され処理後のデータを入力する複数の変更線と 前記入力線および前記複数の変更線からのデータを選択
   する選択装置と 前記選択装置により選択されたデータを保持するデータ
   記憶部と入力されたデータの処理の有無および処理後の
   データの入力系を示す処理情報を保持するフラグを有す
   るエントリを複数持つレジスタファイルと レジスタファイルからの出力線と 前記レジスタファイルからの出力の順序は、前記入力線
   からの入力順序によってのみ決定し、次の出力すべきエ
   ントリのフラグの処理情報が処理未終了を示す場合には
   前記レジスタファイルのデータが読出し不可能であるこ
   とを示し、 前記変更線から処理後のデータを入力した場合には前記
   レジスタファイル内の処理情報処理未終了で処理後の入
   力系が一致したエントリの中で最も先に入力されたエン
   トリのデータを変更し、処理情報のフラグを処理終了に
   してデータの読出しを可能にする制御部とを 備えたことを特徴とするデータ処理装置。