JPH02178951A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH02178951A
JPH02178951A JP63331528A JP33152888A JPH02178951A JP H02178951 A JPH02178951 A JP H02178951A JP 63331528 A JP63331528 A JP 63331528A JP 33152888 A JP33152888 A JP 33152888A JP H02178951 A JPH02178951 A JP H02178951A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
layer
layer wiring
surface area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63331528A
Other languages
English (en)
Inventor
Makoto Tominaga
誠 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63331528A priority Critical patent/JPH02178951A/ja
Publication of JPH02178951A publication Critical patent/JPH02178951A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/435—Cross-sectional shapes or dispositions of interconnections

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多層配線を有する半導
体装置の配線の形状に関する。
〔従来の技術〕
従来多層配線を有する半導体装置は第３図に示すように
、第１層配線４Ａ及び上層の第２Ｎ配線６Ａとも、その
断面形状は長方形となってぃた９ 〔発明か解決しようとする課題〕 上述した従来の多層配線を有する半導体装置では、各層
の配線の断面形状は長方形となっているため、配線間の
対向する部分の表面積は、各配線幅の寸法により定まり
、配線幅の寸法を大きくすればその分たけ各層の配線間
の寄生容量が大きくなるため、半導体装置のアクセス速
度が遅くなるという欠点かある。
〔課題を解決するための手段〕
本発明の半導体装置は、対向して設けられた下層配線と
上層配線とを含む多層配線を有する半導体装置において
、対向する前記下層配線と上層配線の側面は対向する配
線の表面積を小さくするように互に逆方向の傾斜を有す
るものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
水弟１の実施例は２層配線を有する半導体装置の例て、
半導体基板１上に選択酸化法により素子分離酸化膜２を
設（）、各種半導体素子を形成後節１の層間絶縁膜３を
設け、更にその上にアルミ合金膜をスパッタ法等により
形成する。次てパターニングされたフォトレジストをマ
スクにこのアルミ合金膜をエツチングし、第１層配線４
を形成する。この際、まずリン酸、硝酸、氷酢酸の混合
液で等友釣に軽くエツチングし、その後ＣＣ！２４を含
む混合カス等で、エツチングされた側壁にデポジション
を施しながら異方的にエツチングすることにより第１層
配線４の上側面にテーパを形成でき、表面積を小さくて
きる。その後節２の層間絶縁膜５を形成したのち第２層
目のアルミ合金膜を成膜する。次でこの第２層目のアル
ミ合金膜をＣＣρ４を含む混合カスで塩素系ガスの混合
比を上げる等の工夫により、側壁へのデポジションを極
めて抑制しなからエツチングすることにより、側面か逆
テーパ状に形成された第２層配線６を形成する。次てそ
の上に絶縁保護膜を形成し半導体装置を完成させる。
このように第１の実施例によれば、第１層配線４と第２
層配線６との対向する表面積は少くなるため、寄生容量
は小さくなる。
第２図は本発明の第２の実施例の断面図である。
本節２の実施例は３層のアルミ合金配線を有するものて
あり、第］−層と第３層の配線４，９の形成法は、それ
ぞれ第１の実施例の第１層と第２層の配線４，６と同様
の方法で形成する。第２層配線６Ａは、第２の層間絶縁
膜５の上に形成したアルミ合金膜をリン酸、硝酸、氷酢
酸の混合液で軽くエツチングした後、ＣＣρ４を含む混
合ガス等て側壁へのデポジションを極めて抑制しなから
エツチングすることにより、上面と下面の表面積を小さ
くした形状を得る。
このように第２の実施例によれば、対向する配線の側面
は互に逆方向の傾斜を有しているため、配線間の寄生容
量を小さくすることがてきる。
〔発明の効果〕
以」−説明したように本発明は、下層配線と上層配線の
対向している表面積を減少させるように、各層の配線の
側面に互に逆方向の傾斜を持たせることにより、各層の
配線間の寄生容量を低減することができるため、半導体
装置のアクセス速度を向」ニさせることができるという
効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明の第１及び第２の実施例の断
面図、第３図は従来の半導体装置の一例の断面図である
。 １・・・半導体基板、２・・・素子分離酸化膜、３・・
第１の層間絶縁膜、４，４Ａ・・・第１層配線、５・・
・第２の層間絶縁膜、６．６Ａ・・・第２層配線、７・
・・絶縁保護膜、８・・・第３の眉間絶縁膜、９・・・
第３層配線。

Claims (1)

    【特許請求の範囲】
  1. 対向して設けられた下層配線と上層配線とを含む多層配
    線を有する半導体装置において、対向する前記下層配線
    と上層配線の側面は対向する配線の表面積を小さくする
    ように互に逆方向の傾斜を有することを特徴とする半導
    体装置。
JP63331528A 1988-12-29 1988-12-29 半導体装置 Pending JPH02178951A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63331528A JPH02178951A (ja) 1988-12-29 1988-12-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63331528A JPH02178951A (ja) 1988-12-29 1988-12-29 半導体装置

Publications (1)

Publication Number Publication Date
JPH02178951A true JPH02178951A (ja) 1990-07-11

Family

ID=18244665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63331528A Pending JPH02178951A (ja) 1988-12-29 1988-12-29 半導体装置

Country Status (1)

Country Link
JP (1) JPH02178951A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612572A (en) * 1993-12-28 1997-03-18 Lg Semicon Co., Ltd. Semiconductor device with an insulation groove
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5756397A (en) * 1993-12-28 1998-05-26 Lg Semicon Co., Ltd. Method of fabricating a wiring in a semiconductor device
US5773892A (en) * 1995-06-20 1998-06-30 Oki Electric Industry Co., Ltd. Multi-port semiconductor memory device with reduced coupling noise
WO2002054493A1 (en) * 2000-12-28 2002-07-11 Infineon Technologies North America Corp. Conductive lines with reduced pitch
US6992394B2 (en) 2000-12-28 2006-01-31 Infineon Technologies Ag Multi-level conductive lines with reduced pitch

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6384140A (ja) * 1986-09-29 1988-04-14 Nec Corp 半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6384140A (ja) * 1986-09-29 1988-04-14 Nec Corp 半導体集積回路装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612572A (en) * 1993-12-28 1997-03-18 Lg Semicon Co., Ltd. Semiconductor device with an insulation groove
US5756397A (en) * 1993-12-28 1998-05-26 Lg Semicon Co., Ltd. Method of fabricating a wiring in a semiconductor device
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US6110824A (en) * 1995-05-26 2000-08-29 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5773892A (en) * 1995-06-20 1998-06-30 Oki Electric Industry Co., Ltd. Multi-port semiconductor memory device with reduced coupling noise
US5886919A (en) * 1995-06-20 1999-03-23 Oki Electric Industry Co., Ltd. Multi-port semiconductor memory device with reduced coupling noise
WO2002054493A1 (en) * 2000-12-28 2002-07-11 Infineon Technologies North America Corp. Conductive lines with reduced pitch
US6992394B2 (en) 2000-12-28 2006-01-31 Infineon Technologies Ag Multi-level conductive lines with reduced pitch
DE10245179B4 (de) * 2001-09-26 2012-12-06 Qimonda Ag Leitungen auf mehreren Ebenen mit reduziertem Rasterabstand und Verfahren zur Herstellung

Similar Documents

Publication Publication Date Title
JPH02178951A (ja) 半導体装置
US5471095A (en) Semiconductor integrated circuit device and method of fabricating same
JP3312409B2 (ja) 多層配線構造の半導体装置
JP2767104B2 (ja) 半導体装置の製造方法
JPS59181045A (ja) 半導体装置
JPH02285658A (ja) 半導体装置の製造方法
JPS63260054A (ja) 半導体集積回路装置
JPS62145817A (ja) 半導体装置の製造方法
JPS6254427A (ja) 半導体装置の製造方法
JPH01189939A (ja) 半導体集積回路
JPH079933B2 (ja) 半導体装置の製造方法
JPS6340347A (ja) 半導体集積回路装置
JPS62254446A (ja) 半導体装置
JP2699454B2 (ja) メモリ装置の製造方法
JPH0195536A (ja) 多重膜配線体の製造方法
JPS63107141A (ja) 半導体装置の製造方法
JPS6236284Y2 (ja)
JP2715813B2 (ja) 微細パターン形成方法
KR100256799B1 (ko) 반도체소자의 콘택제조방법
JPH02143452A (ja) 半導体装置
JPH07326668A (ja) 半導体装置の製造方法
JPH03126246A (ja) 半導体装置
JPS62200746A (ja) 半導体装置
JPH01206626A (ja) 半導体装置及びその製造方法
JPS6216547B2 (ja)