JPH02178974A - 複合ｍｏｓ型半導体素子 - Google Patents
複合ｍｏｓ型半導体素子Info
- Publication number
- JPH02178974A JPH02178974A JP63332821A JP33282188A JPH02178974A JP H02178974 A JPH02178974 A JP H02178974A JP 63332821 A JP63332821 A JP 63332821A JP 33282188 A JP33282188 A JP 33282188A JP H02178974 A JPH02178974 A JP H02178974A
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- JP
- Japan
- Prior art keywords
- region
- channel
- gate
- electrode
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用スイッチング素子として用いられる縦
型電力用ＭＯＳＦＥＴや絶縁ゲート型バイポーラトラン
ジスタ （ＩＧＢＴ） と入力アンプを一体化した複合
ＭＯＳ型半導体素子に関する。
型電力用ＭＯＳＦＥＴや絶縁ゲート型バイポーラトラン
ジスタ （ＩＧＢＴ） と入力アンプを一体化した複合
ＭＯＳ型半導体素子に関する。
電力用スイッチング素子として用いられる縦型電力用Ｍ
ＯＳＦＥＴなどは、近年大電流化によるチップサイズの
大型化が進んでいる。これにともない、入力容量が増大
するために、入力インピーダンスが小さくなり、必ずし
も電圧駆動素子とは言えなくなってきている。これをさ
けるためにゲート駆動用のアンプを複合化した電力用Ｍ
ＯＳＦＥＴが提案されている。その構成は第２図に示す
通りである。すなわち、ｎ゛基板１ （第一領域）上に
高抵抗のｎ−層２ （第二領域）が形成され、このｎ−
層２の表面部に選択的にｐ”層３ （第三領域）とｐ゛
層５（第五領域）が形成され、さらにｐ゛層３ｐ“層５
の表面部に選択的にｎ゛層４（第四領域）とｎ゛層６（
第六領域）を形成されている。９４層３のｎ−層２とｎ
＋層４ではさまれた表面領域を主たる電力用ＭＯＳＦＥ
Ｔのチャネル領域７ （第一チャネル領域）とするよう
にこの上にゲート絶縁膜８を介してゲート電極９（第一
ゲート電極）が形成されている。ｎ−層２の表面のｐ゛
層３ｐ″層５はさまれた部分を第二チャネル領域１０と
するように、この上にゲート絶縁膜８を介してゲート電
極１１（第二ゲート電極）が形成されている。ｐ゛層５
ｎ”層２とｎ゛層６はさまれた表面領域を第三チャネル
領域１２とするように、この上にゲート絶縁膜８を介し
てゲート電極１３（第三ゲート電極）が形成されている
。そして９４層３とｎ４層４に接触するソース電極１４
とｎ＋基板１の表面に接触するドレイン電極１５が設け
られている。また、ｐ゛層５ｎ゛層６接触する中間電極
１６が設けられ、ゲート電極９に電気的に接続されてい
る。さらに、ゲート電極１１とゲート電極１３が電気的
に接続され、複合化された素子のゲート電極となる。こ
の素子は、ドレイン電極１５に正の電圧がかけられてい
るときにゲート電極１１ 、１３に接続されたゲート端
子Ｇに正の電圧を与えると、第三チャネル領域１２を介
して中間電極１６からゲート電極９に充電電流が流れ、
ゲート電界によって第一チャネル領域７にｎチャネルが
形成されて主たる電力用ＭＯＳＦＥＴがオンする。また
、ゲート電極１１に負の電圧を加えると、第二チャネル
領域１０に形成されるｐチャネルを介してｐ゛層３電位
が電極１６の接触するｐ゛層５等電位となるため、ゲー
ト電極９の電位が９３層３と等しくなり、第一チャネル
領域７にゲート電界がかからず、主たる電力用ＭＯＳＦ
ＥＴがオフする。
ＯＳＦＥＴなどは、近年大電流化によるチップサイズの
大型化が進んでいる。これにともない、入力容量が増大
するために、入力インピーダンスが小さくなり、必ずし
も電圧駆動素子とは言えなくなってきている。これをさ
けるためにゲート駆動用のアンプを複合化した電力用Ｍ
ＯＳＦＥＴが提案されている。その構成は第２図に示す
通りである。すなわち、ｎ゛基板１ （第一領域）上に
高抵抗のｎ−層２ （第二領域）が形成され、このｎ−
層２の表面部に選択的にｐ”層３ （第三領域）とｐ゛
層５（第五領域）が形成され、さらにｐ゛層３ｐ“層５
の表面部に選択的にｎ゛層４（第四領域）とｎ゛層６（
第六領域）を形成されている。９４層３のｎ−層２とｎ
＋層４ではさまれた表面領域を主たる電力用ＭＯＳＦＥ
Ｔのチャネル領域７ （第一チャネル領域）とするよう
にこの上にゲート絶縁膜８を介してゲート電極９（第一
ゲート電極）が形成されている。ｎ−層２の表面のｐ゛
層３ｐ″層５はさまれた部分を第二チャネル領域１０と
するように、この上にゲート絶縁膜８を介してゲート電
極１１（第二ゲート電極）が形成されている。ｐ゛層５
ｎ”層２とｎ゛層６はさまれた表面領域を第三チャネル
領域１２とするように、この上にゲート絶縁膜８を介し
てゲート電極１３（第三ゲート電極）が形成されている
。そして９４層３とｎ４層４に接触するソース電極１４
とｎ＋基板１の表面に接触するドレイン電極１５が設け
られている。また、ｐ゛層５ｎ゛層６接触する中間電極
１６が設けられ、ゲート電極９に電気的に接続されてい
る。さらに、ゲート電極１１とゲート電極１３が電気的
に接続され、複合化された素子のゲート電極となる。こ
の素子は、ドレイン電極１５に正の電圧がかけられてい
るときにゲート電極１１ 、１３に接続されたゲート端
子Ｇに正の電圧を与えると、第三チャネル領域１２を介
して中間電極１６からゲート電極９に充電電流が流れ、
ゲート電界によって第一チャネル領域７にｎチャネルが
形成されて主たる電力用ＭＯＳＦＥＴがオンする。また
、ゲート電極１１に負の電圧を加えると、第二チャネル
領域１０に形成されるｐチャネルを介してｐ゛層３電位
が電極１６の接触するｐ゛層５等電位となるため、ゲー
ト電極９の電位が９３層３と等しくなり、第一チャネル
領域７にゲート電界がかからず、主たる電力用ＭＯＳＦ
ＥＴがオフする。
このような複合素子では、主たる電力用ＭＯＳＦＥＴを
オン、オフするための入力用アンプとしての第二チャネ
ル領域１０と第三チャネル領域１２が主たる電力用ＭＯ
Ｓ Ｆ ＥＴの第一チャネル領域７の一方の側に配置さ
れるため、主たる電力用ＭＯＳＦＥＴの寸法を大きくす
ることが難しかった。
オン、オフするための入力用アンプとしての第二チャネ
ル領域１０と第三チャネル領域１２が主たる電力用ＭＯ
Ｓ Ｆ ＥＴの第一チャネル領域７の一方の側に配置さ
れるため、主たる電力用ＭＯＳＦＥＴの寸法を大きくす
ることが難しかった。
本発明の課題は、主たるスイッチング素子のための領域
をアンプとしての領域に比して大きくした複合ＭＯＳ型
半導体素子を提供することにある。
をアンプとしての領域に比して大きくした複合ＭＯＳ型
半導体素子を提供することにある。
上記の課題の解決のために、本発明は、高不純物濃度で
第一導電形の第一領域と、第一領域上に設けられた低不
純物濃度で第一導電形の第二領域と、第二領域の表面部
に選択的に形成された第二導電形で互いに独立した第三
領域および第五領域と、第三領域および第五領域表面部
に選択的に形成された高不純物濃度で第一導電形の第四
領域および第六領域とを有し、第三領域表面の第二領域
と第四領域とにはさまれた部分を第一チャネル領域、第
二領域表面の第三領域と第五領域とにはさまれた部分を
第二チャネル領域、第五領域表面の第二領域と第六領域
にはさまれた部分を第三チャネル領域とし、各チャネル
領域のそれぞれの上に絶縁膜を介して第一ゲート電極、
第二ゲート電極および第三ゲート電極を有し、第二、第
三ゲート電極は互いにゲート端子に接続され、第三領域
と第四領域表面に同時に接触するソース電極、ならびに
第六領域と第五領域表面に同時に接触し第一ゲート電極
に接続される中間電極が形成され、かつ第一領域表面に
ドレイン電極が形成される複合ＭＯＳ型半導体素子にお
いて、第五領域の表面に形成される第六領域は分割され
て平行な２列に配置された部分よりなり、各分割部分列
の縁部上に第二、第三ゲート電極を兼ねるゲート電極が
ゲート端子に接続されて設けられ、第三領域は第五領域
の両側に形成されたものとする。
第一導電形の第一領域と、第一領域上に設けられた低不
純物濃度で第一導電形の第二領域と、第二領域の表面部
に選択的に形成された第二導電形で互いに独立した第三
領域および第五領域と、第三領域および第五領域表面部
に選択的に形成された高不純物濃度で第一導電形の第四
領域および第六領域とを有し、第三領域表面の第二領域
と第四領域とにはさまれた部分を第一チャネル領域、第
二領域表面の第三領域と第五領域とにはさまれた部分を
第二チャネル領域、第五領域表面の第二領域と第六領域
にはさまれた部分を第三チャネル領域とし、各チャネル
領域のそれぞれの上に絶縁膜を介して第一ゲート電極、
第二ゲート電極および第三ゲート電極を有し、第二、第
三ゲート電極は互いにゲート端子に接続され、第三領域
と第四領域表面に同時に接触するソース電極、ならびに
第六領域と第五領域表面に同時に接触し第一ゲート電極
に接続される中間電極が形成され、かつ第一領域表面に
ドレイン電極が形成される複合ＭＯＳ型半導体素子にお
いて、第五領域の表面に形成される第六領域は分割され
て平行な２列に配置された部分よりなり、各分割部分列
の縁部上に第二、第三ゲート電極を兼ねるゲート電極が
ゲート端子に接続されて設けられ、第三領域は第五領域
の両側に形成されたものとする。
今、第一導電形がｎ形とすると、ドレイン電極に正の電
圧がかけられたいるときにゲート端子に正の電圧を与え
ると第二、第三兼用ゲート電極の下の第三チャネル領域
にｎチャネルが形成され、両側に設けられた第三領域の
第一チャネル領域にｎチャネルが形成されて主たるスイ
ッチング素子がオンする。ゲート端子に負の電圧を与え
ると、第六領域の分割部分間の第五領域と両側の第三領
域の間の第二チャネル領域にｎチャネルが形成され、そ
のチャネルを介して第三領域の電位は第五領域すなわち
中間電極、ゲート電極の電位と等電位となり、主たるス
イッチング素子がオフする。
圧がかけられたいるときにゲート端子に正の電圧を与え
ると第二、第三兼用ゲート電極の下の第三チャネル領域
にｎチャネルが形成され、両側に設けられた第三領域の
第一チャネル領域にｎチャネルが形成されて主たるスイ
ッチング素子がオンする。ゲート端子に負の電圧を与え
ると、第六領域の分割部分間の第五領域と両側の第三領
域の間の第二チャネル領域にｎチャネルが形成され、そ
のチャネルを介して第三領域の電位は第五領域すなわち
中間電極、ゲート電極の電位と等電位となり、主たるス
イッチング素子がオフする。
第一導電形がｐ形の場合も、極性が逆になるのめで、全
く同様な作用が行われる。
く同様な作用が行われる。
第１図は本発明の一実施例の電力用ＭＯ５ＦＥＴの半導
体素体の断面を示す斜視図であり、第２図と共通の部分
には同一の符号が付されている。
体素体の断面を示す斜視図であり、第２図と共通の部分
には同一の符号が付されている。
図から分かるようにｐ゛層５（第五領域）の表面部には
一対のｎ゛層６（第六領域）が形成され、その両側にｐ
“層３ （第三領域）が形成されている。そして９１層
３とｐ゛層５またがってゲート絶縁膜を介してゲート端
子Ｇに接続されるゲート電極１７が設けられる。ｐ゛層
５中のｎ゛層６島状に分割され、両側に２列に配列され
ている。
一対のｎ゛層６（第六領域）が形成され、その両側にｐ
“層３ （第三領域）が形成されている。そして９１層
３とｐ゛層５またがってゲート絶縁膜を介してゲート端
子Ｇに接続されるゲート電極１７が設けられる。ｐ゛層
５中のｎ゛層６島状に分割され、両側に２列に配列され
ている。
このゲート電極１７が第２図における第二ゲート電極１
１と第三ゲート電極１３とを兼ねる働きをする。
１と第三ゲート電極１３とを兼ねる働きをする。
すなわち、ドレイン電極１５に正の電圧がかけられてい
るとき、ゲート電極１７に正の電圧を与えると、ｐ゛層
５ｎ＋層６とｎ−層２ではさまれた表面領域１２にｎチ
ャネルが形成され、中間電極１６から第一ゲート電極９
に充電電流が流れ、両側のＭＯＳＦＥＴがオンする。ま
たゲート電極１７に負の電圧を与えると、分割されたｎ
゛層層中中間領域のｐ“層５と対向するｐ“層３の間の
第二ヂャネル領域１０にｎチャネルが形成され、ｐ゛層
３中間電極１６．第一ゲート電極９と等電位になるため
、第一チャネル領域７にはチャネルが形成されず両側の
ＭＯＳＦＥＴはオフする。従ってアンプとしての第五領
域５一つによって両側の第三領域３の構成するＭＯＳ
Ｆ ＥＴをスイッチングすることができ、主たるＭＯＳ
ＦＥＴのための領域がアンプとしての領域に比して大き
くなる。以上の説明はｎ形とｐ形を入れ換えても成立す
ることは明らかである。
るとき、ゲート電極１７に正の電圧を与えると、ｐ゛層
５ｎ＋層６とｎ−層２ではさまれた表面領域１２にｎチ
ャネルが形成され、中間電極１６から第一ゲート電極９
に充電電流が流れ、両側のＭＯＳＦＥＴがオンする。ま
たゲート電極１７に負の電圧を与えると、分割されたｎ
゛層層中中間領域のｐ“層５と対向するｐ“層３の間の
第二ヂャネル領域１０にｎチャネルが形成され、ｐ゛層
３中間電極１６．第一ゲート電極９と等電位になるため
、第一チャネル領域７にはチャネルが形成されず両側の
ＭＯＳＦＥＴはオフする。従ってアンプとしての第五領
域５一つによって両側の第三領域３の構成するＭＯＳ
Ｆ ＥＴをスイッチングすることができ、主たるＭＯＳ
ＦＥＴのための領域がアンプとしての領域に比して大き
くなる。以上の説明はｎ形とｐ形を入れ換えても成立す
ることは明らかである。
また、第１図の構造で第一領域１とドレイン電極１５の
間にｐ゛層を付加したＩ ＧＢＴを主たるスイッチング
素子とする複合ＭＯＳ型半導体素子において以上の説明
はあてはまる。
間にｐ゛層を付加したＩ ＧＢＴを主たるスイッチング
素子とする複合ＭＯＳ型半導体素子において以上の説明
はあてはまる。
本発明によれば、主たるＭＯＳ型スイッチング素子に複
合化されるゲート駆動用アンプのオン時に働く領域とオ
フ時に働く領域を組み合わせて一体化するために、アン
プの主たる素子に対して占める面積の比が小さくなり、
入力容量の小さい電力用スイッチング素子として寸法の
小さくなった複合ＭＯＳ型半導体素子を得ることができ
る。
合化されるゲート駆動用アンプのオン時に働く領域とオ
フ時に働く領域を組み合わせて一体化するために、アン
プの主たる素子に対して占める面積の比が小さくなり、
入力容量の小さい電力用スイッチング素子として寸法の
小さくなった複合ＭＯＳ型半導体素子を得ることができ
る。
第１図は本発明の一実施例の電力用ＭＯＳＦＥＴの半導
体素体の断面を示す斜視図、第２図は従来の複合ＭＯＳ
ＦＥＴの断面図である。 ■＝第一領域（ｎ”基板）、２：第二領域（ｎ層）
３：第三領域（ｐ”層） ４：第四領域（ｎ層層）
５：第五領域（ｐ“層） ６：第六類ｋＡ（ｎ”層
） ７：第一チャネル領域、８：ゲート絶縁膜、９：
第一ゲート電極、１０；第二チャネル領域、１２：第三
ヂャネル領域、１４：ソース電極、１５ニドレイン電極
、１６：中間電極、１７：第二く第三）ゲート電極。 ″・１４．・、ン
体素体の断面を示す斜視図、第２図は従来の複合ＭＯＳ
ＦＥＴの断面図である。 ■＝第一領域（ｎ”基板）、２：第二領域（ｎ層）
３：第三領域（ｐ”層） ４：第四領域（ｎ層層）
５：第五領域（ｐ“層） ６：第六類ｋＡ（ｎ”層
） ７：第一チャネル領域、８：ゲート絶縁膜、９：
第一ゲート電極、１０；第二チャネル領域、１２：第三
ヂャネル領域、１４：ソース電極、１５ニドレイン電極
、１６：中間電極、１７：第二く第三）ゲート電極。 ″・１４．・、ン
Claims (1)
- （１）高不純物濃度で第一導電形の第一領域と、第一領
域上に設けられた低不純物濃度の第一導電形の第二領域
と、第二領域の表面部に選択的に形成された第二導電形
で互いに独立した第三領域および第五領域と、第三領域
および第五領域表面部に選択的に形成された高不純物濃
度で第一導電形の第四領域および第六領域を有し、第三
領域表面の第二領域と第四領域とにはさまれた部分を第
一チャネル領域、第二領域表面の第三領域と第五領域と
にはさまれた部分を第二チャネル領域、第五領域表面の
第二領域と第六領域にはさまれた部分を第三チャネル領
域とし、各チャネル領域のそれぞれの上に絶縁膜を介し
て第一ゲート電極、第二ゲート電極、および第三ゲート
電極を有し、第二、第三ゲート電極は互いにゲート端子
に接続され、第三領域と第四領域表面に同時に接触する
ソース電極ならびに第六領域と第五領域表面に同時に接
触し第一ゲート電極に接続される中間電極が形成され、
かつ第一領域表面にドレイン電極が形成されるものにお
いて、第五領域の表面に形成される第六領域は分割され
て平行な２列に配置された部分よりなり、各分割部分列
の縁部上に第二、第三ゲート電極を兼ねるゲート電極が
ゲート端子に接続されて設けられ、第三領域は第五領域
の両側に形成されたことを特徴とする複合ＭＯＳ型半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332821A JPH02178974A (ja) | 1988-12-29 | 1988-12-29 | 複合ｍｏｓ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332821A JPH02178974A (ja) | 1988-12-29 | 1988-12-29 | 複合ｍｏｓ型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178974A true JPH02178974A (ja) | 1990-07-11 |
Family
ID=18259178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332821A Pending JPH02178974A (ja) | 1988-12-29 | 1988-12-29 | 複合ｍｏｓ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05155770A (ja) * | 1990-11-08 | 1993-06-22 | Fujisawa Pharmaceut Co Ltd | 懸濁性組成物 |
-
1988
- 1988-12-29 JP JP63332821A patent/JPH02178974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05155770A (ja) * | 1990-11-08 | 1993-06-22 | Fujisawa Pharmaceut Co Ltd | 懸濁性組成物 |
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