JPH0217933B2 - - Google Patents
Info
- Publication number
- JPH0217933B2 JPH0217933B2 JP59265033A JP26503384A JPH0217933B2 JP H0217933 B2 JPH0217933 B2 JP H0217933B2 JP 59265033 A JP59265033 A JP 59265033A JP 26503384 A JP26503384 A JP 26503384A JP H0217933 B2 JPH0217933 B2 JP H0217933B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- etching
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明は金属−半導体接合によるシヨツトキー
バリアゲートを有する電界効果トランジスタ等の
半導体装置の製造方法に関するものである。
バリアゲートを有する電界効果トランジスタ等の
半導体装置の製造方法に関するものである。
＜発明の技術的背景とその問題点＞
GaAsはSiに軽べ、電子の易動度が４〜５倍と
大きく、かつ半絶縁性の高抵抗基板が得られるこ
とから高周波電界効果トランジスタ（FET）や
高速メモリICの材料として期待されている。し
かしGaAsはホールの易動度が小さく、かつ、表
面準位密度が大きいため、フエルミレベルのピン
ナンニング効果により、バイポーラトランジスタ
やMOSFETの作製に適しておらず、むしろ金属
−半導体接合によるシヨツトキーバリアゲートを
有するFET（Metal−Semiconductor FET以下、
MESFETと略す。）が数多く試作、製造されてい
る。
大きく、かつ半絶縁性の高抵抗基板が得られるこ
とから高周波電界効果トランジスタ（FET）や
高速メモリICの材料として期待されている。し
かしGaAsはホールの易動度が小さく、かつ、表
面準位密度が大きいため、フエルミレベルのピン
ナンニング効果により、バイポーラトランジスタ
やMOSFETの作製に適しておらず、むしろ金属
−半導体接合によるシヨツトキーバリアゲートを
有するFET（Metal−Semiconductor FET以下、
MESFETと略す。）が数多く試作、製造されてい
る。
このようなMESFETを用いて高周波トランジ
スタや高速メモリICを作成する場合、高速性の
指標となるカツトオフ周波数はゲート容量と（ソ
ース抵抗＋ゲート抵抗）の積で決定される。
スタや高速メモリICを作成する場合、高速性の
指標となるカツトオフ周波数はゲート容量と（ソ
ース抵抗＋ゲート抵抗）の積で決定される。
ゲート容量は基板キヤリア濃度、ゲート幅及び
ゲート長で決定されるが、基板キヤリア濃度及び
ゲート幅はFETの動作特性から規制されるので
ゲート容量はほぼゲート長のみで決定されること
になる。従つて、FETの高速化を図るためには
ゲート長を短くすることに加えてソース抵抗とゲ
ート抵抗の低減化を図ることが必要であり、従来
より多くの提案がなされている。
ゲート長で決定されるが、基板キヤリア濃度及び
ゲート幅はFETの動作特性から規制されるので
ゲート容量はほぼゲート長のみで決定されること
になる。従つて、FETの高速化を図るためには
ゲート長を短くすることに加えてソース抵抗とゲ
ート抵抗の低減化を図ることが必要であり、従来
より多くの提案がなされている。
従来の低ソース抵抗GaAsMESFETの製作法
としては二つの方法に大別される。
としては二つの方法に大別される。
一つはエピタキシヤルウエハを用いる方法であ
り、他方は選択イオン注入法を用いる方法であ
る。
り、他方は選択イオン注入法を用いる方法であ
る。
前者の方法は予め半絶縁性GaAs基板上に気相
成長法、有機金属成長法、液相成長法、分子線エ
ピタキシヤル法等を用いてアンドープ層、ｎ層、
n+層を順次エピタキシヤル成長したウエハを用
いる方法である。この様に準備されたウエハを用
いて上記のn+層表面上にAu−Geオーミツク電極
を選択的に形成し、続いてホトリソグラフイ法を
用いてソース／ドレイン間の一部を化学エツチン
グ法やドライエツチング法を用いてn+層を選択
的に除去した後、露出したn+層にゲート電極を
形成する。この様な手法によるFETの構造はリ
セス構造と呼ばれ、通常応く知られた方法であ
る。しかしリセス構造FETを作成する場合、サ
ブミクロンから2μｍ程度の極めて狭い、該n+層
の局所領域を制御性良く、かつ、ウエハ面内均一
性良く選択エツチングすることは極めて難しいの
でFETのピンチオフ電圧の制御性や素子特性の
均一性並びに歩留の向上等の点で問題が多く、優
れた製造法とはいえない。従つて、特に論理素子
等の閾値電圧の厳密な制御を必要とする素子の作
成には、リセス構造MESFETはあまり用いられ
ない。
成長法、有機金属成長法、液相成長法、分子線エ
ピタキシヤル法等を用いてアンドープ層、ｎ層、
n+層を順次エピタキシヤル成長したウエハを用
いる方法である。この様に準備されたウエハを用
いて上記のn+層表面上にAu−Geオーミツク電極
を選択的に形成し、続いてホトリソグラフイ法を
用いてソース／ドレイン間の一部を化学エツチン
グ法やドライエツチング法を用いてn+層を選択
的に除去した後、露出したn+層にゲート電極を
形成する。この様な手法によるFETの構造はリ
セス構造と呼ばれ、通常応く知られた方法であ
る。しかしリセス構造FETを作成する場合、サ
ブミクロンから2μｍ程度の極めて狭い、該n+層
の局所領域を制御性良く、かつ、ウエハ面内均一
性良く選択エツチングすることは極めて難しいの
でFETのピンチオフ電圧の制御性や素子特性の
均一性並びに歩留の向上等の点で問題が多く、優
れた製造法とはいえない。従つて、特に論理素子
等の閾値電圧の厳密な制御を必要とする素子の作
成には、リセス構造MESFETはあまり用いられ
ない。
一方選択イオン注入法はピンチオフ電圧の制御
や閾値電圧の制御に優れた方法として、考えられ
る。この方法ではソース抵抗を低減するためには
n+層を選択的に形成する際、n+層とｎ層の境界
は出来るだけゲートに近い方が好ましい。しかし
ソース、ドレイン間隔が短く、かつサブミクロン
から１ミクロン程度のゲートを形成する際にはソ
ース側のn+層と、ドレイン側のn+層の間隙にゲ
ート形成の為のマスクアライメントを行なうこと
は極めて難しく、特性の再現性や歩留向上を期待
出来ないのが実情である。
や閾値電圧の制御に優れた方法として、考えられ
る。この方法ではソース抵抗を低減するためには
n+層を選択的に形成する際、n+層とｎ層の境界
は出来るだけゲートに近い方が好ましい。しかし
ソース、ドレイン間隔が短く、かつサブミクロン
から１ミクロン程度のゲートを形成する際にはソ
ース側のn+層と、ドレイン側のn+層の間隙にゲ
ート形成の為のマスクアライメントを行なうこと
は極めて難しく、特性の再現性や歩留向上を期待
出来ないのが実情である。
これに対して、予め耐熱性のゲート金属電極を
形成し、このゲートをマスクとしてイオン注入を
行ない、ゲート近傍に自己整合的にn+層の形成
を行なう方法が提案され、特にＷ、Ta、Moの珪
素化合物は熱的に安定であり、Siデバイスにも用
いられる比較的ポピユラーな材料であることか
ら、このような珪素化合物のシヨツトキー金属へ
の適用が検討されている。
形成し、このゲートをマスクとしてイオン注入を
行ない、ゲート近傍に自己整合的にn+層の形成
を行なう方法が提案され、特にＷ、Ta、Moの珪
素化合物は熱的に安定であり、Siデバイスにも用
いられる比較的ポピユラーな材料であることか
ら、このような珪素化合物のシヨツトキー金属へ
の適用が検討されている。
しかし、従来よく用いられているAlがAu系多
層ゲート金属に較べ、高融点金属珪素化合物の比
抵抗が高いのでゲート抵抗が高くなり高速或いは
高周波トランジスタとしては問題があつた。
層ゲート金属に較べ、高融点金属珪素化合物の比
抵抗が高いのでゲート抵抗が高くなり高速或いは
高周波トランジスタとしては問題があつた。
更にリセス構造FETやn+層を有するイオン注
入型FETの場合ゲートに対してキヤリア濃度と
厚さの積（nd）のチヤンネル方向分布は対称と
ならざるを得ず、ソース抵抗の低減化を図る為に
ゲート近傍ソース側領域のnd積を増加するとい
うことはゲート近傍ドレイン側領域のnd積をも
上げる結果となる。
入型FETの場合ゲートに対してキヤリア濃度と
厚さの積（nd）のチヤンネル方向分布は対称と
ならざるを得ず、ソース抵抗の低減化を図る為に
ゲート近傍ソース側領域のnd積を増加するとい
うことはゲート近傍ドレイン側領域のnd積をも
上げる結果となる。
FETの動作時ゲート下の空乏層はドレイン側
でより大きく広げることになるのでドレイン側領
域のnd積を上げることはゲート耐圧の低下を招
き素子特性、信頼性の上できわめて問題であつ
た。
でより大きく広げることになるのでドレイン側領
域のnd積を上げることはゲート耐圧の低下を招
き素子特性、信頼性の上できわめて問題であつ
た。
＜発明の目的＞
本発明は上記従来技術の欠点を解消し、低ソー
ス抵抗、低ゲート抵抗でかつ低ゲート容量化を図
ることにより高速動作が可能な半導体装置の製造
方法を提供することを目的とするものである。
ス抵抗、低ゲート抵抗でかつ低ゲート容量化を図
ることにより高速動作が可能な半導体装置の製造
方法を提供することを目的とするものである。
＜発明の構成＞
上記目的を達成するため、本発明の半導体装置
の製造方法は、予め半絶縁性基板に形成したｎ
層、n+層表面の全体もしくは一部の領域に絶縁
膜を形成し、この絶縁膜上にホトリソグラフイ法
を用いてエツチングマスクを形成したのち、0.01
〜5μｍ寸法のアンダカツト領域を持たせて上記
の絶縁膜をエツチングし（第１の工程）、この第
１の工程により露出された半導体表面をエツチン
グする際、絶縁膜による被覆領域と非被覆領域間
に生じた絶縁膜からの半導体層への歪応力による
増速エツチングを利用してゲート所望領域を選択
的に深くエツチングし、かつ、ドレイン側のキヤ
リア濃度・厚み積をソース側より小さくして、ゲ
ートの両側で非対称なキヤリア濃度分布形状を形
成し（第２の工程）、次にこの第１及び第２の工
程により露出した半導体表面に第１の工程で用い
られたエツチングマスクを蒸着マスクとして絶縁
膜を蒸着したのち該マスクを溶解せしめることに
より、第１の工程で形成されたアンダカツト領域
を除く半導体表面を絶縁被覆し（第３の工程）、
次いで前記工程で形成されたアンダカツト領域と
その領域に隣接する絶縁膜の一部の領域にライン
状もしくはループ状のシヨツトキ接合ゲート電極
を形成したのち、ポジ型ホトレジストを塗布及び
露光して、ゲート電極側壁のみをレジストで被覆
し、かつこの半導体表面領域のソースドレイン領
域を開口し（第４の工程）、かつこの第４の工程
で形成された開口部にオーミツク電極を形成して
かつ第４の工程で形成したレジストを溶解せしめ
ることにより、ソース、ドレイン、ゲートを、電
気的に分離形成する（第５の工程）ように構成し
ている。
の製造方法は、予め半絶縁性基板に形成したｎ
層、n+層表面の全体もしくは一部の領域に絶縁
膜を形成し、この絶縁膜上にホトリソグラフイ法
を用いてエツチングマスクを形成したのち、0.01
〜5μｍ寸法のアンダカツト領域を持たせて上記
の絶縁膜をエツチングし（第１の工程）、この第
１の工程により露出された半導体表面をエツチン
グする際、絶縁膜による被覆領域と非被覆領域間
に生じた絶縁膜からの半導体層への歪応力による
増速エツチングを利用してゲート所望領域を選択
的に深くエツチングし、かつ、ドレイン側のキヤ
リア濃度・厚み積をソース側より小さくして、ゲ
ートの両側で非対称なキヤリア濃度分布形状を形
成し（第２の工程）、次にこの第１及び第２の工
程により露出した半導体表面に第１の工程で用い
られたエツチングマスクを蒸着マスクとして絶縁
膜を蒸着したのち該マスクを溶解せしめることに
より、第１の工程で形成されたアンダカツト領域
を除く半導体表面を絶縁被覆し（第３の工程）、
次いで前記工程で形成されたアンダカツト領域と
その領域に隣接する絶縁膜の一部の領域にライン
状もしくはループ状のシヨツトキ接合ゲート電極
を形成したのち、ポジ型ホトレジストを塗布及び
露光して、ゲート電極側壁のみをレジストで被覆
し、かつこの半導体表面領域のソースドレイン領
域を開口し（第４の工程）、かつこの第４の工程
で形成された開口部にオーミツク電極を形成して
かつ第４の工程で形成したレジストを溶解せしめ
ることにより、ソース、ドレイン、ゲートを、電
気的に分離形成する（第５の工程）ように構成し
ている。
＜発明の実施例＞
以下、実施例に基づいて、本発明を詳細に説明
する。第１図乃至第９図はそれぞれ本発明による
FETの製造工程を示す図であり、第１図及び第
２図は第１の工程、第３図は第２の工程、第４図
は第３の工程、第５図乃至第７図は第４の工程、
第８図は第５の工程、第９図は完成図をそれぞれ
示している。
する。第１図乃至第９図はそれぞれ本発明による
FETの製造工程を示す図であり、第１図及び第
２図は第１の工程、第３図は第２の工程、第４図
は第３の工程、第５図乃至第７図は第４の工程、
第８図は第５の工程、第９図は完成図をそれぞれ
示している。
実施例としては高周波GaAsMESFETを試作
した例を示した。
した例を示した。
用いた基板は第１図に示すように予め半絶縁性
GaAs基板１上にバツフア２、ｎ層３、及びn+層
４を形成した2″φウエハで各層の膜厚は夫々1.0μ
ｍ、0.1μｍ及び0.1μｍであり、各層のキヤリア濃
度は１×1013cm-3、３×1017cm-3及び1018cm-3であ
る。各導電層の形成法はVPE法、MBE法、
MOCVD法のいずれでもよくまたイオン注入法
をもちいてｎ、n+層を形成したウエハでもよい。
GaAs基板１上にバツフア２、ｎ層３、及びn+層
４を形成した2″φウエハで各層の膜厚は夫々1.0μ
ｍ、0.1μｍ及び0.1μｍであり、各層のキヤリア濃
度は１×1013cm-3、３×1017cm-3及び1018cm-3であ
る。各導電層の形成法はVPE法、MBE法、
MOCVD法のいずれでもよくまたイオン注入法
をもちいてｎ、n+層を形成したウエハでもよい。
かくして準備されたウエハ表面にプラズマ
CVD法によりSiNx膜５を0.4μｍ形成する。次い
で素子間分離のためSiNx膜５、n+層４、ｎ層３
及びバツフア層２の一部６をメサ状にエツチング
する。
CVD法によりSiNx膜５を0.4μｍ形成する。次い
で素子間分離のためSiNx膜５、n+層４、ｎ層３
及びバツフア層２の一部６をメサ状にエツチング
する。
上記加工されたウエハのSiNx膜５上の一部に
ホトリソグラフイ法を用いてソース領域にレジス
トパターン７を形成する。用いたホトレジストは
AZ−1350Jでありレジスト厚さは2.0μｍとした。
ホトリソグラフイ法を用いてソース領域にレジス
トパターン７を形成する。用いたホトレジストは
AZ−1350Jでありレジスト厚さは2.0μｍとした。
続いて第２図に示す様にSiNx膜５をCF4ガス
を用いてプラズマエツチングを行い、レジストパ
ターン７以外の領域のSiNx膜５を除去する。こ
の際エツチング時間の制御によりオーバーエツチ
ングを行えばレジストパターン７の周辺で閉じた
ループ状にアンダカツト領域８が形成される。こ
のアンダカツト領域８の幅は0.01〜5μｍ程度に制
御するのが好ましく、本実施例ではアンダカツト
領域８の幅を0.3μｍに制御した。
を用いてプラズマエツチングを行い、レジストパ
ターン７以外の領域のSiNx膜５を除去する。こ
の際エツチング時間の制御によりオーバーエツチ
ングを行えばレジストパターン７の周辺で閉じた
ループ状にアンダカツト領域８が形成される。こ
のアンダカツト領域８の幅は0.01〜5μｍ程度に制
御するのが好ましく、本実施例ではアンダカツト
領域８の幅を0.3μｍに制御した。
次いで第３図に示す様に制御性のよい小さなエ
ツチングレートを有するエツチヤント、例えば
H2SO4：H2O2：H2O＝２：１：50のエツチング
液を用いて液温20℃でn+GaAs層の一部を30秒間
エツチングする。液温20℃でもエツチング速度は
0.1μｍ／分である。
ツチングレートを有するエツチヤント、例えば
H2SO4：H2O2：H2O＝２：１：50のエツチング
液を用いて液温20℃でn+GaAs層の一部を30秒間
エツチングする。液温20℃でもエツチング速度は
0.1μｍ／分である。
エツチング時、アンダカツト領域８の近傍９に
はSiNx膜の歪応力が存在する等、エツチング速
度が増速され同領域近傍９のエツチング深さは約
0.1μｍとなつて、ゲート領域のn+層は除去されか
つゲート領域近傍のソース領域１０に較べてゲー
ト領域近傍のドレイン領域１１のnd積は小さく
なり、ゲート耐圧の増加が図り得ることになる。
この歪応力の制御はSiNxの膜厚及びアニール温
度により制御される。
はSiNx膜の歪応力が存在する等、エツチング速
度が増速され同領域近傍９のエツチング深さは約
0.1μｍとなつて、ゲート領域のn+層は除去されか
つゲート領域近傍のソース領域１０に較べてゲー
ト領域近傍のドレイン領域１１のnd積は小さく
なり、ゲート耐圧の増加が図り得ることになる。
この歪応力の制御はSiNxの膜厚及びアニール温
度により制御される。
この様に準備されたウエハ表面に第４図に示す
様に電子ビーム蒸着法を用いて膜厚0.4μｍで
SiNx膜１２を形成する。続いてホトレジストパ
ターン７をアセトンを用いて溶解すると第５図に
示すように、レジストパターン７上のSiNx膜１
２が除去され、半導体導電層３上のSiNx膜１２
が残り、かつゲート領域１３にルーブ状に開口が
自己整合的に形成される。
様に電子ビーム蒸着法を用いて膜厚0.4μｍで
SiNx膜１２を形成する。続いてホトレジストパ
ターン７をアセトンを用いて溶解すると第５図に
示すように、レジストパターン７上のSiNx膜１
２が除去され、半導体導電層３上のSiNx膜１２
が残り、かつゲート領域１３にルーブ状に開口が
自己整合的に形成される。
続いて第６図に示すように、かくして準備され
たウエハ上にゲート電極形成用レジストパターン
１４を形成した後、電子ビーム蒸着法によりTi、
Pt、Auからなる、第７図に示す閉じたループ状
の三層構造ゲート電極１５を形成する。このゲー
ト電極１５の厚みは0.6μｍとした。ゲート電極１
５以外の領域の不用な金属１６はホルレジストパ
ターン１４を溶解することによりリフトオフ除去
が可能である。
たウエハ上にゲート電極形成用レジストパターン
１４を形成した後、電子ビーム蒸着法によりTi、
Pt、Auからなる、第７図に示す閉じたループ状
の三層構造ゲート電極１５を形成する。このゲー
ト電極１５の厚みは0.6μｍとした。ゲート電極１
５以外の領域の不用な金属１６はホルレジストパ
ターン１４を溶解することによりリフトオフ除去
が可能である。
本実施例ではゲート電極形成にTi、Pt、Au三
層電極とリフトオフ法を使用したが、金属種は問
わず、また通常の写真蝕刻法を用いることも可能
である。ゲート電極１５は長さ2μｍでｎ層３と
接する実効的ゲート長lgは0.3μｍとなる。本実施
例では、ゲート幅は280μｍとした。ゲート電極
１５を形成後、ウエハを洗浄したのちゲート電極
１５をエツチングマスクとしてCF4ガスを用いた
プラズマエツチング法によりn+層４上のSiNx膜
５及び１２を除去する。
層電極とリフトオフ法を使用したが、金属種は問
わず、また通常の写真蝕刻法を用いることも可能
である。ゲート電極１５は長さ2μｍでｎ層３と
接する実効的ゲート長lgは0.3μｍとなる。本実施
例では、ゲート幅は280μｍとした。ゲート電極
１５を形成後、ウエハを洗浄したのちゲート電極
１５をエツチングマスクとしてCF4ガスを用いた
プラズマエツチング法によりn+層４上のSiNx膜
５及び１２を除去する。
続いて第８図に示す様にゲート電極１５形成工
程と同様オーミツク電極形成の為のポジ型ホトレ
ジストパターン１７をウエハ表面に形成する。ゲ
ート電極１５の翼状部分下のホトレジスト１８は
露光されないのでゲート側壁に残り後続するオー
ミツク電極形成時、ゲート電極１５との電気的接
続は回避される。ホトレジストパターン１７の完
成後Au−Ge、Ni、を順次0.1μｍずつ蒸着形成す
ることによりソース電極１９及びドレイン電極２
０を形成する。次いでホトレジストパターン１７
を溶解除去することにより、レジストパターン１
７上の不用なAu−Ge／Niは取除かれる。ゲート
電極１５上のAu−Ge、Niはゲート抵抗低減化の
為に寄与する。かくしてソース電極１９ドレイン
電極２０を自己整合的に完成した後、420℃でウ
エハを30秒間熱処理を行い、オーミツク性を得
る。
程と同様オーミツク電極形成の為のポジ型ホトレ
ジストパターン１７をウエハ表面に形成する。ゲ
ート電極１５の翼状部分下のホトレジスト１８は
露光されないのでゲート側壁に残り後続するオー
ミツク電極形成時、ゲート電極１５との電気的接
続は回避される。ホトレジストパターン１７の完
成後Au−Ge、Ni、を順次0.1μｍずつ蒸着形成す
ることによりソース電極１９及びドレイン電極２
０を形成する。次いでホトレジストパターン１７
を溶解除去することにより、レジストパターン１
７上の不用なAu−Ge／Niは取除かれる。ゲート
電極１５上のAu−Ge、Niはゲート抵抗低減化の
為に寄与する。かくしてソース電極１９ドレイン
電極２０を自己整合的に完成した後、420℃でウ
エハを30秒間熱処理を行い、オーミツク性を得
る。
以上の工程が完了したのち、第９図に示す様に
ボンデイングが容易となる様ソース電極１９、ド
レイン電極２０及びゲート電極パツド部分にTi、
Auからなる電極２１を膜厚1.0μｍで形成する。
またボンデイング電極２１以外の領域は表面安定
化の為にスパツタリング法を用いて膜厚0.4μｍの
SiO2膜２４を形成して素子化工程を終了するこ
とになる。
ボンデイングが容易となる様ソース電極１９、ド
レイン電極２０及びゲート電極パツド部分にTi、
Auからなる電極２１を膜厚1.0μｍで形成する。
またボンデイング電極２１以外の領域は表面安定
化の為にスパツタリング法を用いて膜厚0.4μｍの
SiO2膜２４を形成して素子化工程を終了するこ
とになる。
以上に述べた製造方法によつて、ソース−ドレ
イン電極間距離2μｍ、ゲート長0.3μｍ、ゲート幅
280μｍ、ソース−ゲート電極間距離0.5μｍ、ゲー
ト−ドレイン電極間距離1.2μｍのMESFETを形
成することが出来た。また本FETではゲート電
極の両翼に起因する寄生、容量は0.03pFと小さ
く、ゲート−ソース間容量への容量増大は無視さ
れる程度であつた。また、ソース抵抗は1.5Ω、
ゲート抵抗は1.5Ωと極めて小さいため12GHzに
おける最小雑音指数は1.1dBと、優れた特性を示
した。
イン電極間距離2μｍ、ゲート長0.3μｍ、ゲート幅
280μｍ、ソース−ゲート電極間距離0.5μｍ、ゲー
ト−ドレイン電極間距離1.2μｍのMESFETを形
成することが出来た。また本FETではゲート電
極の両翼に起因する寄生、容量は0.03pFと小さ
く、ゲート−ソース間容量への容量増大は無視さ
れる程度であつた。また、ソース抵抗は1.5Ω、
ゲート抵抗は1.5Ωと極めて小さいため12GHzに
おける最小雑音指数は1.1dBと、優れた特性を示
した。
また、本製造法によつてゲート電極のドレイン
端近傍のキヤリア濃度×活性層厚（ｎ・ｄ）積を
ソース側に較べて小さく出来るのでゲート耐圧が
従来より50％以上も高く、従つて素子特性の向
上、短チヤンネル効果の防止、素子信頼性の向上
を図ることが可能となつた。またゲート形状が閉
ループ状になつているため、VSWRが低減出来
るという特長を有している。
端近傍のキヤリア濃度×活性層厚（ｎ・ｄ）積を
ソース側に較べて小さく出来るのでゲート耐圧が
従来より50％以上も高く、従つて素子特性の向
上、短チヤンネル効果の防止、素子信頼性の向上
を図ることが可能となつた。またゲート形状が閉
ループ状になつているため、VSWRが低減出来
るという特長を有している。
更に本素子の製造は全て光プロセスを使用し、
かつ自己整合的にゲート電極とソース及びドレイ
ン間電極の距離を決定出来るので歩留の向上と素
子製造コストの低減化を計ることが出来る。
かつ自己整合的にゲート電極とソース及びドレイ
ン間電極の距離を決定出来るので歩留の向上と素
子製造コストの低減化を計ることが出来る。
＜発明の効果＞
以上のように本発明によれば、低ソース抵抗、
低ゲート抵抗で、かつ低ゲート容量化を図ること
が出来、高速動作が可能な半導体装置を製造する
ことが出来る。
低ゲート抵抗で、かつ低ゲート容量化を図ること
が出来、高速動作が可能な半導体装置を製造する
ことが出来る。
第１図乃至第９図はそれぞれ本発明による
FETの製造工程を示す図であり、第１図及び第
２図は第１の工程、第３図は第２の工程、第４図
は第３の工程、第５図乃至第７図は第４の工程、
第８図は第５の工程、第９図は完成図をそれぞれ
示す図である。 １……半絶縁性GaAS基板、２……バツフア
層、３……ｎ層、４……n+層、５……SiNx膜
（絶縁膜）、８……アンダカツト領域、１０……ソ
ース領域、１１……ドレイン領域、１２……
SiNx膜（絶縁膜）、１３……ゲート領域、１５…
…三層構造ゲート電極、１７……ポジ型ホトレジ
ストパターン、１９……ソース電極、２０……ド
レイン電極、２１……ボンデイング電極、２４…
…SiO2膜。
FETの製造工程を示す図であり、第１図及び第
２図は第１の工程、第３図は第２の工程、第４図
は第３の工程、第５図乃至第７図は第４の工程、
第８図は第５の工程、第９図は完成図をそれぞれ
示す図である。 １……半絶縁性GaAS基板、２……バツフア
層、３……ｎ層、４……n+層、５……SiNx膜
（絶縁膜）、８……アンダカツト領域、１０……ソ
ース領域、１１……ドレイン領域、１２……
SiNx膜（絶縁膜）、１３……ゲート領域、１５…
…三層構造ゲート電極、１７……ポジ型ホトレジ
ストパターン、１９……ソース電極、２０……ド
レイン電極、２１……ボンデイング電極、２４…
…SiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板もしくは半導体基板上の全体もし
くは一部に形成された半導体導電層表面の全体も
しくは一部に予め絶縁膜を形成し、該絶縁膜上に
ホトリソグラフイ法を用いてエツチングマスクを
形成し、該エツチングマスク領域以外の領域の上
記絶縁膜をエツチング除去して上記半導体導電層
表面を露出せしめ、かつ該エツチングマスク領域
の周辺領域に幅0.01〜5μｍの寸法のアンダカツト
領域を形成する第１の工程と、 前記第１の工程により形成されたアンダカツト
領域において上記絶縁膜被覆領域と非被覆領域間
に生じせしめた絶縁膜による半導体層への歪応力
の差によつて該アンダカツト領域下の半導体層の
エツチング量を上記非被覆領域におけるエツチン
グ量より増速せしめることにより、アンダカツト
領域の両側でキヤリア濃度と半導体導電層厚さの
積の異なる非対称なキヤリア濃度分布を作る第２
の工程と、 前記第１及び第２の工程により露出した半導体
導電層表面に上記エツチングマスクを蒸着マスク
として絶縁膜を蒸着形成したのち、該蒸着マスク
を溶解して該マスク上の絶縁膜を除去することに
より前記第１及び第２の工程で形成された該アン
ダカツト領域以外の上記半導体導電層表面を絶縁
被覆する第３の工程と、 前記工程により形成されたループ状のアンダカ
ツト領域と該領域周辺の絶縁膜の一部にライン状
もしくはループ状のシヨツトキ接合ゲート電極を
形成したのち該ゲート電極をエツチングマスクと
して前記第１の工程及び第３の工程により形成さ
れた絶縁膜をエツチング除去したのち、ポジ型ホ
トレジストを塗布及び露光してゲート電極側壁を
該レジストで被覆しつつ、かつ該半導体導電層領
域にレジスト開口部を形成する第４の工程と、 前記第４の工程により形成されたレジスト開口
部にオーミツク性電極を形成しかつ前記第４の工
程で形成したレジストパターンを溶解せしめるこ
とにより自己整合的にソース、ドレインゲート各
電極端子を分離形成する第５の工程とにより製造
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265033A JPS61142776A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265033A JPS61142776A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142776A JPS61142776A (ja) | 1986-06-30 |
| JPH0217933B2 true JPH0217933B2 (ja) | 1990-04-24 |
Family
ID=17411652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265033A Granted JPS61142776A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142776A (ja) |
-
1984
- 1984-12-14 JP JP59265033A patent/JPS61142776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61142776A (ja) | 1986-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| EP0303248B1 (en) | Method of forming a mask pattern and recessed-gate MESFET | |
| JPH02148740A (ja) | 半導体装置及びその製造方法 | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| US6090649A (en) | Heterojunction field effect transistor and method of fabricating the same | |
| JPS6351550B2 (ja) | ||
| JPH11163316A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2773700B2 (ja) | 化合物半導体装置およびその製造方法 | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JPS6292481A (ja) | 半導体装置の製造方法 | |
| JPH0217933B2 (ja) | ||
| JPS592385B2 (ja) | メサ型非活性Ｖゲ−トＧａＡｓ電界効果トランジスタとその製造方法 | |
| JPS58123779A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| KR950000157B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS6252957B2 (ja) | ||
| JPH03250741A (ja) | 半導体装置の製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100554967B1 (ko) | 음성미분저항 억제용 부정합 고전자이동도 트랜지스터 및제조 방법 | |
| JP3145881B2 (ja) | 化合物半導体素子の製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS6216574A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6158274A (ja) | 半導体装置の製造方法 | |
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 |