JPS6158274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6158274A JPS6158274A JP59181284A JP18128484A JPS6158274A JP S6158274 A JPS6158274 A JP S6158274A JP 59181284 A JP59181284 A JP 59181284A JP 18128484 A JP18128484 A JP 18128484A JP S6158274 A JPS6158274 A JP S6158274A
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- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は金属−半導体接合によるショットキーバリアゲ
ートを有する電界効果トランジスタ等の半導体装置の製
造方法に関するものである。
ートを有する電界効果トランジスタ等の半導体装置の製
造方法に関するものである。
〈発明の技術的背景とその問題点〉
ＧａＡｓはＳｉに較べ、電子の易動度が４〜５倍と大き
く、かつ、半絶縁性の高抵抗基板が得られることから高
周波電界効果トランジスタ（ＦＥＴ）や高速メモリＩＣ
の材料として期待されている。
く、かつ、半絶縁性の高抵抗基板が得られることから高
周波電界効果トランジスタ（ＦＥＴ）や高速メモリＩＣ
の材料として期待されている。
しかしＧａＡｓはホールの易動度が小さく、かつ、表面
準位密度が大きいため、フェルミレベルのピンニング効
果により、バイポーラトランジスタやＭＯＳ Ｆ ＥＴ
の作製に適しておらず、むしろ金属−半導体接合による
ショットキーバリアゲートを有するＦＥＴ（Ｍｅｔａｌ
−３ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ 以下ＭＥＳ
ＦＥＴと略す。）が数多く試作、製造されている。
準位密度が大きいため、フェルミレベルのピンニング効
果により、バイポーラトランジスタやＭＯＳ Ｆ ＥＴ
の作製に適しておらず、むしろ金属−半導体接合による
ショットキーバリアゲートを有するＦＥＴ（Ｍｅｔａｌ
−３ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ 以下ＭＥＳ
ＦＥＴと略す。）が数多く試作、製造されている。
このようなＭＥＳＦＥＴを用いて高周波トランジスタや
高速メモＩＪ Ｉ Ｃを作成する場合、高速性の指標と
なるカットオフ周波数はゲート容量とソース抵抗の積で
決定される。
高速メモＩＪ Ｉ Ｃを作成する場合、高速性の指標と
なるカットオフ周波数はゲート容量とソース抵抗の積で
決定される。
ゲート容量は基板キャリア濃度、ゲート幅及びゲート長
で決定されるが、基板キャリア濃度及びゲート幅はＦＥ
Ｔの動作特性から規制されるので、ゲート容量はほぼゲ
ート長のみで決定されることになる。従って、トランジ
スタの高速化を図るためには、ゲート長を短くすること
に加えてソース抵抗の低減化を図ることが必要であり、
従来より多くの提案がなされている。
で決定されるが、基板キャリア濃度及びゲート幅はＦＥ
Ｔの動作特性から規制されるので、ゲート容量はほぼゲ
ート長のみで決定されることになる。従って、トランジ
スタの高速化を図るためには、ゲート長を短くすること
に加えてソース抵抗の低減化を図ることが必要であり、
従来より多くの提案がなされている。
従来の低ソース抵抗ＧａＡｓＦｖｌＥＳＦＥＴの製作法
としては二つの方法に大別される。
としては二つの方法に大別される。
一つはエピタキシャルウェハを用いる方法であり、他方
は選択イオン注入法を用いる方法である。
は選択イオン注入法を用いる方法である。
前者の方法は予め半絶縁性ＧａＡｓ基板上に気相成長法
、有機金属成長法、液相成長法９分子線エピタキシャル
法等を用いてアンドープ層、ｎ層。
、有機金属成長法、液相成長法９分子線エピタキシャル
法等を用いてアンドープ層、ｎ層。
ｎ層層を順次エピタキシャル成長したウェハを用いる方
法である。この様に準備されたウェハを用いて上記のｎ
層表面上にＡｕ−Ｇｅオーミック電極を選択的に形成
し、続いてホトリソグラフィ法を用いてソース／ドレイ
ン間の一部を化学エツチング法やドライエツチング法を
用いてｎ 層を選択的に除去した後、露出したｎ 層に
ゲート電極を形成する。この様な手法によるＦＥＴの構
造はリセス構造と呼ばれ１通常店く知られた方法である
。しかしリセス構造ＦＥＴを作成する場合、サブミクロ
ンから２μｍ程度の極めて狭い、該ｎ層層の局所領域を
制御性良く、かつ、ウェハ面内均一性良く選択エツチン
グすることは極めて難しいのでＦＥＴのピンチオフ電圧
の制御性や素子特性の均−性並びに歩留の向上環の点で
問題が多く、優れた製造法とはいえない。従って、特に
論理素子等の閾値電圧の厳密な制御を必要とする素子の
作成には、リセス構造ＭＥ Ｓ Ｆ ＥＴはあまり用い
られない。
法である。この様に準備されたウェハを用いて上記のｎ
層表面上にＡｕ−Ｇｅオーミック電極を選択的に形成
し、続いてホトリソグラフィ法を用いてソース／ドレイ
ン間の一部を化学エツチング法やドライエツチング法を
用いてｎ 層を選択的に除去した後、露出したｎ 層に
ゲート電極を形成する。この様な手法によるＦＥＴの構
造はリセス構造と呼ばれ１通常店く知られた方法である
。しかしリセス構造ＦＥＴを作成する場合、サブミクロ
ンから２μｍ程度の極めて狭い、該ｎ層層の局所領域を
制御性良く、かつ、ウェハ面内均一性良く選択エツチン
グすることは極めて難しいのでＦＥＴのピンチオフ電圧
の制御性や素子特性の均−性並びに歩留の向上環の点で
問題が多く、優れた製造法とはいえない。従って、特に
論理素子等の閾値電圧の厳密な制御を必要とする素子の
作成には、リセス構造ＭＥ Ｓ Ｆ ＥＴはあまり用い
られない。
一方選択イオン注入法はピンチオフ電圧の制御や閾値電
圧の制御に優れた方法として、考えられる。コノ方法で
はソース抵抗を低減するためには＋ ｎ 層を選択的に形成する際、ｎ 層とｎ層の境界は出
来るだけゲートに近い方が好ましい。しかしソース、ド
レイン間隔が短く、かつサブミクロンから１ミクロン程
度のゲートを形成する際には、ソース側のｎ 層と、ド
レイン側のｎ 層の間隙にゲート形成の為のマスクアラ
イメントを行なうことは極めて難しく、特性の再現性や
歩留向上を期待出来ないのが実情である。
圧の制御に優れた方法として、考えられる。コノ方法で
はソース抵抗を低減するためには＋ ｎ 層を選択的に形成する際、ｎ 層とｎ層の境界は出
来るだけゲートに近い方が好ましい。しかしソース、ド
レイン間隔が短く、かつサブミクロンから１ミクロン程
度のゲートを形成する際には、ソース側のｎ 層と、ド
レイン側のｎ 層の間隙にゲート形成の為のマスクアラ
イメントを行なうことは極めて難しく、特性の再現性や
歩留向上を期待出来ないのが実情である。
これに対して、予め耐熱性のゲート金属電極を形成し、
このゲートをマスクとしてイオン注入を行ない、ゲート
近傍に自己整合的にｎ 層の形成を行なう方法が提案さ
れている。
このゲートをマスクとしてイオン注入を行ない、ゲート
近傍に自己整合的にｎ 層の形成を行なう方法が提案さ
れている。
一方、特にＷ、Ｔａ、Ｍｏの珪素化合物は熱的に安定で
あり、Ｓ１デバイスにも用いられる比較的ポピユラーな
材料であることから、このような珪素化合物のショット
キー金属への適用が検討されている。
あり、Ｓ１デバイスにも用いられる比較的ポピユラーな
材料であることから、このような珪素化合物のショット
キー金属への適用が検討されている。
しかし、このようなＷ 、Ｔａ等の珪素化合物を用いた
場合でも、８５０℃程度の高い温度の熱処理により、半
導体−金属界面近傍の元素の相互拡散によってショット
キー電極の電圧−電流特性の劣化やＦＥＴ特性の劣化を
もたらし、実用上問題であった。
場合でも、８５０℃程度の高い温度の熱処理により、半
導体−金属界面近傍の元素の相互拡散によってショット
キー電極の電圧−電流特性の劣化やＦＥＴ特性の劣化を
もたらし、実用上問題であった。
また、Ａ／を添加した高融点金属を用いて、界面の安定
化を図る方法も提案されているか、このような方法にお
いても、高融点金属の珪化物を用いた場合と同様に、高
い温度の熱処理によってショットキー特性の劣化をもた
らすという問題点があった。
化を図る方法も提案されているか、このような方法にお
いても、高融点金属の珪化物を用いた場合と同様に、高
い温度の熱処理によってショットキー特性の劣化をもた
らすという問題点があった。
これらの特性劣化の原因は、いかなる高融点金属でも半
導体基板原子であるＧａ及びＡｓに対して固溶度を有し
、半導体の熱分解と金属への半導体構成元素の拡散が生
じるためである。この固溶度は温度の上昇によって増大
するので、熱処理により、特にＧａの固溶度が最も小さ
いＷの場合でも８００℃での固溶度は５％ａｔｏｍ程度
であり、熱処理を行なうとＧａＡｓ基板の分解により生
じたＧａがＷ層へ移動し、また、このことによって発生
したＧａ空孔が金属の半導体中への拡散を促進して、シ
ョットキー特性及びＦＥＴ特性の劣化をもならすことに
なる。
導体基板原子であるＧａ及びＡｓに対して固溶度を有し
、半導体の熱分解と金属への半導体構成元素の拡散が生
じるためである。この固溶度は温度の上昇によって増大
するので、熱処理により、特にＧａの固溶度が最も小さ
いＷの場合でも８００℃での固溶度は５％ａｔｏｍ程度
であり、熱処理を行なうとＧａＡｓ基板の分解により生
じたＧａがＷ層へ移動し、また、このことによって発生
したＧａ空孔が金属の半導体中への拡散を促進して、シ
ョットキー特性及びＦＥＴ特性の劣化をもならすことに
なる。
したがって、従来より提案されているものではＧａＡｓ
集積回路装置の作成に必要な耐熱性ショットキー電極と
して特性上の問題があった。
集積回路装置の作成に必要な耐熱性ショットキー電極と
して特性上の問題があった。
〈発明の目的〉
本発明は上記従来の問題を除去し、熱処理中の化合物半
導体構成元素とショットキー金属との間の相互拡散を抑
制して、オーミックコンタクト抵抗及びソース抵抗の低
減化を図った半導体装置の製造方法を提供することを目
的とし、この目的を達成するため、本発明の半導体装置
の製造方法は、化合物半導体構成元素を添加した高融点
金属合金を化合物半導体表面領域の半絶縁層もしくは導
電層領域の一部に被着する工程と、この工程により被着
した高融点金属合金をゲート電極構造に加工する工程と
、この工程により加工したゲート電極をマスクとして、
このゲート電極領域下の半導体層以外の所望領域にイオ
ン注入し、次いでアニール処理を施こして高濃度層を形
成する工程とを含んで成るように構成されている。
導体構成元素とショットキー金属との間の相互拡散を抑
制して、オーミックコンタクト抵抗及びソース抵抗の低
減化を図った半導体装置の製造方法を提供することを目
的とし、この目的を達成するため、本発明の半導体装置
の製造方法は、化合物半導体構成元素を添加した高融点
金属合金を化合物半導体表面領域の半絶縁層もしくは導
電層領域の一部に被着する工程と、この工程により被着
した高融点金属合金をゲート電極構造に加工する工程と
、この工程により加工したゲート電極をマスクとして、
このゲート電極領域下の半導体層以外の所望領域にイオ
ン注入し、次いでアニール処理を施こして高濃度層を形
成する工程とを含んで成るように構成されている。
〈発明の実施例〉
以下、図面を参照して１本発明をＧ ａ Ａ ｓ ＭＥ
ＳＦＥＴの製造に適用した場合の実施例について説明す
る。
ＳＦＥＴの製造に適用した場合の実施例について説明す
る。
本発明の実施例の詳細な説明に先立ち、本発明の実施例
における特徴を述べれば、本発明はｎチャンネル層を予
め形成し、そのｎチャンネル層表面に高融点金属を主成
分とし、ｍ−ｖ族化合物構成元素を添加した合金Ｄ１１
−Ｘ（ＩＩ［Ｙ）Ｘ：］を被着し、この合金をゲート金
属として加工し、更にこのゲートをイオン注入マスクと
してゲート近傍領域に十 ｎ 層を形成し、かつ、このゲート金属を被着したまま
熱処理を施して自己整合的にｎ 層の活性化を行なうこ
とを特徴としている。
における特徴を述べれば、本発明はｎチャンネル層を予
め形成し、そのｎチャンネル層表面に高融点金属を主成
分とし、ｍ−ｖ族化合物構成元素を添加した合金Ｄ１１
−Ｘ（ＩＩ［Ｙ）Ｘ：］を被着し、この合金をゲート金
属として加工し、更にこのゲートをイオン注入マスクと
してゲート近傍領域に十 ｎ 層を形成し、かつ、このゲート金属を被着したまま
熱処理を施して自己整合的にｎ 層の活性化を行なうこ
とを特徴としている。
第１図は本発明にしたがってＷｌ−ｘ（ＧａＡｓ）ｘ（
ｘ＝Ｑ、０５〜０．１ ）と１ｌ−ＧａＡｓ（キャリア
濃度３ｘｌＯｃｍ ）を用いて製造したショットキー
ダイオードの特性（ｎ因子）と熱処理温度との関係を示
したものである。
ｘ＝Ｑ、０５〜０．１ ）と１ｌ−ＧａＡｓ（キャリア
濃度３ｘｌＯｃｍ ）を用いて製造したショットキー
ダイオードの特性（ｎ因子）と熱処理温度との関係を示
したものである。
ショットキーゲートとなるＷｌ−）（（ＧａＡｓ））（
は後述するようにＲＦスパッタ法を用いてＧａＡｓ片を
散布したＷスパッタターゲットをソースとして、ｎ−Ｇ
ａＡｓ 上に被着した。膜厚は０．５μｍである。
は後述するようにＲＦスパッタ法を用いてＧａＡｓ片を
散布したＷスパッタターゲットをソースとして、ｎ−Ｇ
ａＡｓ 上に被着した。膜厚は０．５μｍである。
本試料のオーミック電極はｎ−ＧａＡｓ基板の裏面にＡ
ｕ −Ｇ ｅ ／Ｎ ｔ ／Ａ ｕを順次蒸着し、シ
ンタ工程を施して形成した。ショットキー特性のｎ因子
と熱処理温度との関係を調べるために、オーミック電極
形成前、ショットキー電極被着後、各所望温度で１５分
間熱処理を施した。
ｕ −Ｇ ｅ ／Ｎ ｔ ／Ａ ｕを順次蒸着し、シ
ンタ工程を施して形成した。ショットキー特性のｎ因子
と熱処理温度との関係を調べるために、オーミック電極
形成前、ショットキー電極被着後、各所望温度で１５分
間熱処理を施した。
この結果、第１図に示されるようにＧａＡｓを含まない
純粋なＷ（第１図Δ印）は６５０℃のアニール温度でｎ
因子が増加し、ショットキー特性か劣化する。
純粋なＷ（第１図Δ印）は６５０℃のアニール温度でｎ
因子が増加し、ショットキー特性か劣化する。
しかし、Ｘ値０，０５及び０．１の’１１／ ｌ−Ｘ
（ＧａＡｓ ）ｘの場合には第１図・印及び○印で示す
ように８００℃のアニールを経ても、ｎ因子の劣化は認
められない。
（ＧａＡｓ ）ｘの場合には第１図・印及び○印で示す
ように８００℃のアニールを経ても、ｎ因子の劣化は認
められない。
この理由はＷ中にＧａ及びＡｓを含んでいるため、熱処
理中の基板の熱分解によるＷへのＧａ とＡｓの拡散が
抑制され、またこのＧａとＡｓの拡散が抑制されること
から来るＷのＧａＡｓへの拡散が抑制されるという二つ
の効果によって、Ｗ −ＧａＡｓ界面が安定となり、シ
ョットキーダイオードのｎ因子の劣化が抑制されるため
である。なお、Ｗ中のＧａとＡｓの組成比はほぼｌ近傍
まで増加しても、ショットキー特性の劣化は少ないが、
ゲート抵抗の増加を招く結果となり、実用上好ましくな
いのでＷ中へ添加するＧａＡｓの組成比Ｘは０．１程度
までが適当である。
理中の基板の熱分解によるＷへのＧａ とＡｓの拡散が
抑制され、またこのＧａとＡｓの拡散が抑制されること
から来るＷのＧａＡｓへの拡散が抑制されるという二つ
の効果によって、Ｗ −ＧａＡｓ界面が安定となり、シ
ョットキーダイオードのｎ因子の劣化が抑制されるため
である。なお、Ｗ中のＧａとＡｓの組成比はほぼｌ近傍
まで増加しても、ショットキー特性の劣化は少ないが、
ゲート抵抗の増加を招く結果となり、実用上好ましくな
いのでＷ中へ添加するＧａＡｓの組成比Ｘは０．１程度
までが適当である。
次に、上記のように耐熱性ショットキー電極として有効
であることか明らかとなったＷ＋−＞（（ＧａＡｓ）ｘ
。
であることか明らかとなったＷ＋−＞（（ＧａＡｓ）ｘ
。
（ｘ＝０．１）を用いた１本発明の一実施例としてのＧ
ａＡｓ集積回路装置の製造方法について説明する。
ａＡｓ集積回路装置の製造方法について説明する。
第２図乃至第５図は本発明の一実施例の半導体装置の製
造方法の各工程における半導体装置の断面図である。
造方法の各工程における半導体装置の断面図である。
まず、第２図に示すように、予め洗浄したＬＥＣ法成長
半絶縁性ＧａＡｓ基板］（＜１００）方位。
半絶縁性ＧａＡｓ基板］（＜１００）方位。
アンドープ）上のノーマリオフＦＥＴ領域２及びノーマ
リオンＦＥＴ領域３ヘホトレジストマスク５を用いて夫
々１．６ＸＩＯｃ＋ｎ 及び３×１０ ｃｍ のＳｉ
イオン４を注入し、ホトレシストマスク５を除去した
後、キャリア活性化の為、基板１表面にプラズマＣＶＤ
により５ＬＮ）（膜を５００〜７００尺の厚さで形成し
、続いてＮ２気流中で８００℃、１５分間の保護膜付熱
処理を施こす。続いて、このプラズマＣＶ Ｄ Ｓ ！
Ｎ ｘ膜を除去する。
リオンＦＥＴ領域３ヘホトレジストマスク５を用いて夫
々１．６ＸＩＯｃ＋ｎ 及び３×１０ ｃｍ のＳｉ
イオン４を注入し、ホトレシストマスク５を除去した
後、キャリア活性化の為、基板１表面にプラズマＣＶＤ
により５ＬＮ）（膜を５００〜７００尺の厚さで形成し
、続いてＮ２気流中で８００℃、１５分間の保護膜付熱
処理を施こす。続いて、このプラズマＣＶ Ｄ Ｓ ！
Ｎ ｘ膜を除去する。
続いて、第３図に示すように、露出したＧａＡｓ基板１
表面にＲＦスパッタ法を用いてＭｌ ｇ（ＧａＡｓ）ｘ
。
表面にＲＦスパッタ法を用いてＭｌ ｇ（ＧａＡｓ）ｘ
。
（ｘ＝ｏ、Ｌ）の合金膜６をゲート金属として蒸着する
。なお、この蒸着に際しては、ＧａＡｓ基板片を散布し
たＷスパッタターゲットを用いた。また被着金属のＷ膜
中のＧａＡｓ組成比はＧａＡｓ基板片の面積と各元素の
スパッタ効率から制御することが出来る。
。なお、この蒸着に際しては、ＧａＡｓ基板片を散布し
たＷスパッタターゲットを用いた。また被着金属のＷ膜
中のＧａＡｓ組成比はＧａＡｓ基板片の面積と各元素の
スパッタ効率から制御することが出来る。
ＲＦスパッタ時のパワーは２５０Ｗ、スパッタ時のＡｒ
ガス圧力はＩＱ ｔｏｒｒであり、Ｍ、−８（Ｇ ａ
Ａ ｓ ） ｘの膜厚は０．６μｍとした。
ガス圧力はＩＱ ｔｏｒｒであり、Ｍ、−８（Ｇ ａ
Ａ ｓ ） ｘの膜厚は０．６μｍとした。
ゲート金属蒸着後、ホトリソグラフィ法を用いて、Ｍ＋
−ｘ（ＧａＡｓ））（６上の所望領域にゲートパターン
７を形成する。ホトレジストとしては例えばＡＺ−＋３
５０Ｊを用い、このレジストパターン７をマスクとして
ＣＦ４＋０２（５％）ガスを用いたりアクティブイオン
エツチング法により、所望領域の金属８をエツチングし
、この実施例においてはゲート長１．０μｍ 、ゲート
幅２０μｍとした。
−ｘ（ＧａＡｓ））（６上の所望領域にゲートパターン
７を形成する。ホトレジストとしては例えばＡＺ−＋３
５０Ｊを用い、このレジストパターン７をマスクとして
ＣＦ４＋０２（５％）ガスを用いたりアクティブイオン
エツチング法により、所望領域の金属８をエツチングし
、この実施例においてはゲート長１．０μｍ 、ゲート
幅２０μｍとした。
しかる後、ソース、ドレインコンタクト領域８へ、加速
エネルギー１００ｋｅＶ、ドーズ１ｉ５ＸＩｏ１３ｃｒ
ｎ−２でＳｉイオン４を選択注入する。イオン注入後、
ゲート６上のホトレジスト７を除去し、ＧａＡｓ’７エ
ハ表面にプラズマＣＶＤ５ｘＮＸ膜を膜厚５００＾で被
覆し、８５０’Ｃで１５分間、保護膜付熱処理を施こし
、ソース、ドレインコンタクト領域８へｎ 層を形成す
る（第４図）。
エネルギー１００ｋｅＶ、ドーズ１ｉ５ＸＩｏ１３ｃｒ
ｎ−２でＳｉイオン４を選択注入する。イオン注入後、
ゲート６上のホトレジスト７を除去し、ＧａＡｓ’７エ
ハ表面にプラズマＣＶＤ５ｘＮＸ膜を膜厚５００＾で被
覆し、８５０’Ｃで１５分間、保護膜付熱処理を施こし
、ソース、ドレインコンタクト領域８へｎ 層を形成す
る（第４図）。
熱処理後プラズマＣＶ Ｄ Ｓ ｔ Ｎ Ｘ膜を緩衝Ｈ
Ｆ（ＨＦ：ＮＨ４Ｆ：Ｈ２０＝５：３５二６０）で除去
し、リフトオフ法でＡｕ−Ｇｅ９ 、Ｎｉ Ｉ Ｑ及び
Ａｕ１ｌをそれぞれ０．２ 、０． ｌ 、 ０．３μ
ｍ蒸着し、ソース、ドレイン電極を形成する。ソース・
ゲート間距離。
Ｆ（ＨＦ：ＮＨ４Ｆ：Ｈ２０＝５：３５二６０）で除去
し、リフトオフ法でＡｕ−Ｇｅ９ 、Ｎｉ Ｉ Ｑ及び
Ａｕ１ｌをそれぞれ０．２ 、０． ｌ 、 ０．３μ
ｍ蒸着し、ソース、ドレイン電極を形成する。ソース・
ゲート間距離。
ゲート・ドレイン間距離はそれぞれ０．５μｍ、１．０
μｍとした。
μｍとした。
ソース、ドレイン電極形成後、オーミック性を得るため
、ウェハは４３０℃で３０秒間シシンク−＋ れている。シンクを完了後、不要なｎ 領域１２を化学
エツチングし、Ｔｓ／Ｐｔ／Ａｕから成る三層構造電極
１３を用いて配線を完了した゛（第５図）。
、ウェハは４３０℃で３０秒間シシンク−＋ れている。シンクを完了後、不要なｎ 領域１２を化学
エツチングし、Ｔｓ／Ｐｔ／Ａｕから成る三層構造電極
１３を用いて配線を完了した゛（第５図）。
上記のようにして作成したノーマリオフＦＥＴ及びノー
マリオンＦＥＴのソース抵抗は夫々０．２Ω／ｒＩｒＩ
ｎ及び０．１Ω／ｒｒｒＩＩＫと極めて小さく、良好な
値が得られた。このソース抵抗が小さい理由はゲート近
傍までｎ 層が有効をご形成されているため、チャンネ
ル層の抵抗が低下したこと、またｎｌｉのキャリア濃度
が２ＸＩＯの と高く、オーミック電極の接触抵抗が低
減したことに依るためである。
マリオンＦＥＴのソース抵抗は夫々０．２Ω／ｒＩｒＩ
ｎ及び０．１Ω／ｒｒｒＩＩＫと極めて小さく、良好な
値が得られた。このソース抵抗が小さい理由はゲート近
傍までｎ 層が有効をご形成されているため、チャンネ
ル層の抵抗が低下したこと、またｎｌｉのキャリア濃度
が２ＸＩＯの と高く、オーミック電極の接触抵抗が低
減したことに依るためである。
以上のようにＷ中にＧａＡｓを添加した合金をゲート金
属として用いた場合、８５０°Ｃ程度の高温で熱処理を
施しても、ＧａＡｓとＷの間で構成元素の相互拡散が抑
制され、ショットキー特性の劣化が認められず、良好な
耐熱性ゲートが形成可能となる。
属として用いた場合、８５０°Ｃ程度の高温で熱処理を
施しても、ＧａＡｓとＷの間で構成元素の相互拡散が抑
制され、ショットキー特性の劣化が認められず、良好な
耐熱性ゲートが形成可能となる。
なお、上記実施例においては、ＧａＡｓＭＥＳＦＥＴの
作成を例にして説明したか、本発明はこれに限定される
ものではなく、熱処理温度より高い融点を持つ金属にに
ａＡｓ以外の他の■−ｖ族化合物半導体構成元素を添加
することで耐熱性ゲートを形成することが出来、ＧａＡ
ｓＪｌ外の■−ｖ族化合物半導体ＭＥ Ｓ Ｆ ＥＴの
製作にも適用可能であり、更に同様にして本発明はショ
ットキー接合を有する化合物半導体デバイス全般への適
用が可能である。
作成を例にして説明したか、本発明はこれに限定される
ものではなく、熱処理温度より高い融点を持つ金属にに
ａＡｓ以外の他の■−ｖ族化合物半導体構成元素を添加
することで耐熱性ゲートを形成することが出来、ＧａＡ
ｓＪｌ外の■−ｖ族化合物半導体ＭＥ Ｓ Ｆ ＥＴの
製作にも適用可能であり、更に同様にして本発明はショ
ットキー接合を有する化合物半導体デバイス全般への適
用が可能である。
また、上記実施例においては、主成分となる高融点金属
にＷを用いたが、本発明はこれに限定されるものではな
く、比較的ＧａＡｓ等の用いる基板構成元素の固溶度が
小さく、またＧａＡｓ等と熱膨張係数が近いＴａ等の高
融点金属を用いることが可能であることは言うまでもな
い。
にＷを用いたが、本発明はこれに限定されるものではな
く、比較的ＧａＡｓ等の用いる基板構成元素の固溶度が
小さく、またＧａＡｓ等と熱膨張係数が近いＴａ等の高
融点金属を用いることが可能であることは言うまでもな
い。
〈発明の効果〉
以上のように、本発明によれば化合物半解体構成元素を
添加した高融点金属合金を用いたゲートをマスクとして
、半導体中に有効にイオン注入を行ない、このゲートを
除去することな（イオン注入層の熱処理を行なうことか
出来るため、ゲートに対して自己整合的に高濃度層を形
成することが出来ることから、有効にＦＥＴのソース抵
抗を低減化することが出来る。また、その結果高速化合
物半導体装置の製作が容易となる。
添加した高融点金属合金を用いたゲートをマスクとして
、半導体中に有効にイオン注入を行ない、このゲートを
除去することな（イオン注入層の熱処理を行なうことか
出来るため、ゲートに対して自己整合的に高濃度層を形
成することが出来ることから、有効にＦＥＴのソース抵
抗を低減化することが出来る。また、その結果高速化合
物半導体装置の製作が容易となる。
第１図は本発明によるＷｌ−Ｘ（ＧａＡｓ））（を用い
たＧａＡｓショットキーダイオードのｎ因子と熱処理温
度との関係を示す図、第２図乃至第５図はそれぞれ本発
明の一実施例としてのＧａＡｓ集積回路装置の製造工程
を示す半導体装置の断面図である。 １・・・ＧａＡｓ基板、２・・・ノーマルオフＦＥＴ領
域、３・・・ノーマルオンＦＥＴ領域、４・・・Ｓｒイ
オン、６ ＝ｌＪ１−）（（ＧａＡｓ）＞（合金、７・
・・ゲートパターン、８・・ソース、ドレインコンタク
ト領域。 代理人 弁理士 福 士 愛 彦（他２名）第１図
たＧａＡｓショットキーダイオードのｎ因子と熱処理温
度との関係を示す図、第２図乃至第５図はそれぞれ本発
明の一実施例としてのＧａＡｓ集積回路装置の製造工程
を示す半導体装置の断面図である。 １・・・ＧａＡｓ基板、２・・・ノーマルオフＦＥＴ領
域、３・・・ノーマルオンＦＥＴ領域、４・・・Ｓｒイ
オン、６ ＝ｌＪ１−）（（ＧａＡｓ）＞（合金、７・
・・ゲートパターン、８・・ソース、ドレインコンタク
ト領域。 代理人 弁理士 福 士 愛 彦（他２名）第１図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体構成元素を添加した高融点金属合金を
化合物半導体表面領域の半絶縁層もしくは導電層領域の
一部に被着する工程と、 前記被着した高融点金属合金をゲート電極構造に加工す
る工程と、 前記加工したゲート電極をマスクとして、該ゲート電極
領域下の半導体層以外の所望領域にイオン注入し、次い
でアニール処理を施して高濃度層を形成する工程と を含んで成ることを特徴とする半導体装置の製造方法。 ２、上記半導体装置はショットキーゲート形電界効果ト
ランジスタ構造であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181284A JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181284A JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158274A true JPS6158274A (ja) | 1986-03-25 |
| JPH0354851B2 JPH0354851B2 (ja) | 1991-08-21 |
Family
ID=16097998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181284A Granted JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313870A (ja) * | 1987-01-20 | 1988-12-21 | インターナショナル・スタンダード・エレクトリック・コーポレイション | 自己整列電界効果トランジスタおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120379A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120378A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57120380A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
-
1984
- 1984-08-28 JP JP59181284A patent/JPS6158274A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120379A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120378A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57120380A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313870A (ja) * | 1987-01-20 | 1988-12-21 | インターナショナル・スタンダード・エレクトリック・コーポレイション | 自己整列電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354851B2 (ja) | 1991-08-21 |
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