JPH02148740A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH02148740A
JPH02148740A JP63299559A JP29955988A JPH02148740A JP H02148740 A JPH02148740 A JP H02148740A JP 63299559 A JP63299559 A JP 63299559A JP 29955988 A JP29955988 A JP 29955988A JP H02148740 A JPH02148740 A JP H02148740A
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semiconductor
etching
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末廣　晴彦
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 二次元電子ガス層を利用することに依って高速化した電
界効果型トランジスタを用いてエンハンスメント／デプ
レション構成とした半導体装置及びそれを製造する方法
の改良に関し、 エンハンスメント型トランジスタ部分に於いては、ソー
ス抵抗Ｒ５及び寄生容量Ｃ１が充分に小さく、且つ、ゲ
ート耐圧が高く、そして、デプレション型トランジスタ
部分に於いてもゲート耐圧が充分に高くなるようにする
ことを目的とし、基板上にチャネル層及びキャリヤ供給
層及びデプレション型トランジスタ部分の閾値電圧制御
層及び第三のエツチング停止層及びオーミック・コンタ
クト可能な層及び第二のエツチング停止層及びオーミッ
ク・コンタクト可能な層及び第一のエツチング停止層及
びオーミック・コンタクト可能な層を順に積層し、エン
ハンスメント型トランジスタ部分に於いては表面からキ
ャリヤ供給層に達するゲート電極形成用の凹所を形成す
ると共にデプレション型トランジスタ部分に於いては表
面から第三のエツチング停止層に達するゲート電極形成
用の凹所を形成し、それぞれの凹所にエンハンスメント
型トランジスタ部分ではキャリヤ供給層或いはキャリヤ
供給層及び閾値電圧制御層以外の半導体層には触れない
ように且つデプレション型トランジスタ部分では第三の
エツチング停止層或いは第三のエツチング停止層及びオ
ーミック・コンタクト可能な層以外の半導体層には触れ
ないようにゲート電極を形成するよう構成する。
〔産業上の利用分野〕
本発明は、二次元電子ガス（２ＤＥＧ）層を利用するこ
とに依って高速化した電界効果型トランジスタを用いて
エンハンスメント（ｅ　ｎ　ｈ　ａ　ｎ　ｃｅｍｅｎｔ
：Ｅ）／デプレション（ｄｅｐｌｅｔｉｏｎ：Ｄ）構成
とした半導体装置及びそれを製造する方法の改良に関す
る。
一般に、ＨＥＭＴ　（ｈｉｇｈ　　ｅｌｅｃｔｒ。
ｎ　　ｍｏｂｉｌｉｔｙ　　ｔｒａｎｓｉｓｔｏｒ）な
どヘテロ接合を有する電界効果トランジスタでは、その
しきい値電圧Ｖいをキャップ層に形成するリセスのエツ
チング深さの如何に依って制御している。このようなリ
セス構造のＨＥＭＴなどで集積回路装置を構成する場合
、基本であるインバータ回路としてＤＣＦＬ　（ｄｉｒ
ｅ、ｃｔ　　ｃｏｕｐｌｅｄ　　ＦＥＴ　　ｌｏｇｉｃ
）回路が多用されている。
このインバータ回路では、エンハンスメント型ＨＥＭＴ
を駆動側に、また、デプレション型ＨＥＭＴを負荷側に
それぞれ用いるようにしている。
近年のコンピュータ・システムに対する高速化の要求に
伴い、高速性能が高い化合物半導体集積回路装置への期
待は大きい。
これに応える為には、高速性能の向上もさることながら
、信頬性も高めなければならない。従って、半導体装置
を構成する個々のリセス構造ＨＥＭＴに於いては、高速
性能を向上する為のゲート長短縮に加え、 （ａｌ　　ソース抵抗Ｒ５が低いこと、（ｂ）　　ゲー
ト周囲の寄生容量Ｃ１が小さいこと、（ｄ）　　貰耐圧
で良好なゲート特性を有することなどの特性も満たすこ
とが必要であり、これは、特に、ゲート長が１　〔μｍ
〕以下、所謂、サブ・ミクロン領域の半導体装置にとっ
ては重要な条件となり、また、集積回路装置であれば、
そのような特性をもつＥ／Ｄ型ＨＥＭＴを同一基板に同
時に、しかも、容易に形成できるようにしなければなら
ない。
〔従来の技術〕
現在、エンハンスメント型ＨＥＭＴとデプレション型Ｈ
ＥＭＴを同一基板に同時に形成するのに有効な技術とし
て、選択的エツチング法とエツチング停止層を組み合わ
せてなる例えば特願昭５９−８６２４３号が知られてい
る。
第１２図乃至第１９図は前記発明に開示されたＥ／Ｄ型
ＨＥＭＴを有する半導体装置を製造する場合について解
説する為の工程要所に於ける該半導体装置の要部切断側
面図を表し、以下、これ等の図を参照しつつ説明する。
第１２図参照 （１）半絶縁性ＧａＡｓ基板１上に アン・ドープＧａＡＳチャネル層２、 ｎ型Ａ７！ＧａＡｓ電子供給Ｎ３、 デプレション型ＨＥＭＴ部分に於けるしきい値制御層で
あるｎ型ＧａＡｓ層４、。
ｎ型Ａｊ２ＧａＡｓエツチング停止層５、オーミック・
コンタクト可能なキャップ層として作用するｎ型ＧａＡ
ｓ層６、 ｎ型ＡβＧａＡｓエツチング停止層７、オーミック・コ
ンタクト可能なキャップ層として作用するｎ型ＧａＡｓ
層８ を成長させる。
第１３図参照 （２）　　エンハンスメント型トランジスタ部分Ｅとデ
プレション型トランジスタ部分りと絶縁分離する為のメ
サ・エツチングを行う。
第１４図参照 （３）　　フッ化水素酸系エツチング液を用いたウェッ
ト・エツチング法を適用することに依り、エンハンスメ
ント型トランジスタ部分Ｅに於けるｎ型ＧａＡｓ層８と
ｎ型ＡｇＧａＡｓエツチング停止層７のエツチングを行
って凹所８Ａを形成する。
第１５図参照 （４）全面に二酸化シリコン（Ｓｉ０２）膜９を形成す
る。
（５）所要のマスクを形成してから、フン化水素酸系エ
ツチング液を用いたウェット・エツチング法を適用する
ことに依り、Ｓ　ｉ　０２膜９の選択的エツチングを行
って電極コンタクト窓を形成する。
（６）前記Ｓ　ｉ　Ｏ２膜９の選択的エツチングを行っ
た際に形成したマスクをそのまま残した状態で電極金属
膜を形成する。
（７）前記マスクを除去することに依り、前記電極金属
膜のリフト・オフに依るパターニングを行い、引き続き
合金化を行うことに依り、オーミック・コンタクト電極
１０，１１，１２．１３を形成する。
第１６図参照 （８）　　フォト・レジスト膜１４を形成し、エンハン
スメント型トランジスタ部分Ｅ及びデプレション型トラ
ンジスタ部分りのそれぞれに於けるゲート電極形成用の
凹所を作成する為の開口１４Ｅ及び１４Ｄを形成する。
（９）　　フン化水素酸系エツチング液を用いたウェッ
ト・エツチング法を適用することに依り、５ｉ０２膜９
の選択的エツチングを行って開口９Ｅ及び９Ｄを形成す
る。
００　Ｃ（１！２Ｆ２含有ガスをエツチング・ガスとす
る選択ドライ・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型ＧａＡｓ
層６、また、デプレション型トランジスタ部分りではｎ
型Ｇ　ａ　Ａｓ　Ｎ　８それぞれのエツチングを行い、
凹所１５Ｅ及び凹所１５Ｄを形成する。
この場合、エンハンスメント型トランジスタ部分Ｅでは
ｎ型ＡｆＧａＡｓエツチング停止層５が、また、デプレ
ション型トランジスタ部分Ｄではｎ型ＡｌＧａＡｓエツ
チング停止層７がエツチング・ストッパになることは云
うまでもない。
第１７図参照 αυ　フッ化水素酸系エツチング液をエッチャントとす
るウェット・エッチャント法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型Ａｊ２Ｇ
ａＡｓエツチング停止層５の、また、デプレション型ト
ランジスタ部分りではｎ型Ａ／！ＧａＡｓエツチング停
止層７のエツチングを行い、凹所１５Ｅ及び１５Ｄを深
くし、ＧａＡＳ層４及び６の表面を露出させる。
この場合のエツチングは、ｎ型ＡｌＧａＡｓエツチング
停止層５及びｎ型Ａｊ２ＧａＡｓエツチング停止層７の
厚さが３０　〔人〕しかなく、極めて薄いので、その制
御性は良好であり、その下地が薄くてもエツチングが突
き抜けてしまうことはない。
第１８図参照 ０２１ＣＣβｚＦ’ｚ含有ガスをエツチング・ガスとす
る選択ドライ・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型ＧａＡｓ
層４の、また、デプレション型トランジスタ部分りでは
ｎ型Ｇ　ａ　Ａ　ｓ　層６のエツチングを行い、凹所１
５Ｅ及び１５Ｄを更に深くする。
この場合、エンハンスメント型トランジスタ部分Ｅでは
ｎ型Ａｊ！ＧａＡｓ電子供給層３が、また、デプレショ
ン型トランジスタ部分りではｎ型Ａ７！ＧａＡｓエツチ
ング停止Ｎ５がエツチング・ストッパになることは勿論
である。
第１９図参照 ０濁　凹所１５Ｅ及び１５Ｄの形成にマスクとして用い
たフォト・レジスト膜１４をそのまま残した状態で、蒸
着法を適用することに依り、アルミニウム（Ａ１）膜を
形成する。
Ｑ４１　　マスクとして用いたフォト・レジスト膜１４
を溶解して除去する。
これに依り、前記ＡＩ！膜は、所謂、リフト・オフ法で
パターニングされ、ショットキ・コンタクト・ゲート電
極１６並びに１７が形成される。
ここに説明した従来の技術に依れば、工程（８）乃至０
０はセルフ・アライメント方式で実施され、しきい値電
圧■いが正確に制御されたＥ／Ｄ構成の半導体装置を容
易に得ることができる。
さて、第１９図について説明された構造のリセス・ゲー
ト型ＨＥＭＴに依って構成されるＤＣＦＬ回路を高速化
するには、駆動側トランジスタ、即ち、エンハンスメン
ト型ＨＥＭＴを高速動作できるようにする必要がある。
その為の一手段としては、エンハンスメント型ＨＥＭＴ
のゲート長を短縮すると良いが、そのようにした場合、
前記した特性向上の条件、即ち、ソース抵抗Ｒ３及び寄
生容量ＣＰの低減が大きな問題となる。
第１９図に見られる半導体装置に於いて、前記の問題を
解消する為には、通常、キャップ層と呼ばれているｎ型
ＧａＡｓ層６の厚さを調節することである。尚、ｎ型Ｇ
ａＡｓ層４はしきい値電圧■いを調整する役割を果たす
ものであって、その厚さは集積回路装置の回路設計の面
で決められてしまい、無闇に変更・選択することはでき
ず、また、ｎ型ＡＪＧａＡｓエツチング停止層５或いは
７は本質的に薄く形成されるものであるから、これ等を
性能向上の為の検討対象にすることもできない。
ところで、ソース抵抗Ｒ１を低減する為には、ｎ型Ｇａ
Ａｓ層６を厚く形成すると良い。然しなから、図からも
明らかであるが、そのようにするとゲート電極１６或い
は１７との接触面積が大きくなり、寄生容量ＣＰの増加
を招来し、また、ゲート電流のリークも多くなって、ゲ
ート耐圧は低下する。逆に、ゲート耐圧を向上させ、寄
生容量ＣＰを低減させるには、ｎ型ＧａＡｓ層６を薄く
すると良い。然しなから、そのようにすると、ソース抵
抗Ｒ５の増加、及び、相互コンダクタンスｇｍの低下を
招来する。
前記したような二律背反性を解消する為、新たなゲート
構造が開発された。
第２０図及び第２１図は改良された従来技術を説明する
為の工程要所に於ける半導体装置の要部切断側面図を表
し、第１２図乃至第１９図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとし、以下
、これ等の図を参照しつつ説明する。
第２０図参照 （１１この図は前記説明した従来例に於ける第１６図の
段階に相当するものであり、この改良された従来技術で
は、ｎ型ＧａＡｓ層６をエツチングしてエンハンスメン
ト型トランジスタ部分Ｅに於ける凹所１５Ｅを形成し、
また、ｎ型ＧａＡｓ層８をエツチングしてデプレション
型トランジスタ部分りに於ける凹所１５Ｄを形成する際
、それぞれサイド・エツチングを行って凹所１５Ｅ及び
１５Ｄの面方向の拡大を行うようにする。
第２１図参照 （２）　　この図は前記説明した従来例に於ける第１９
図の段階に相当するものであり、ここに至るまでの工程
は全く同じである。
この改良された従来技術に依って得られる半導体装置で
は、ショットキ・コンタクト・ゲート電極１６とｎ型Ｇ
ａＡｓ層６、また、ショットキ・コンタクト・ゲート電
極１７とｎ型ＧａＡｓ層８のそれぞれは全く接触してい
ない。
従って、本例に依って得られる半導体装置は、第１２図
乃至第１９図について説明した半導体装置に比較し、寄
生容量ＣＰは低減され、且つ、ゲート電流のリークも少
なくなって、ゲート耐圧は向上する。また、ｎ型ＧａＡ
ｓ層６にはショットキ・コンタクト・ゲート電極１６は
接触していないことから、ｎ型ＧａＡｓ層６を厚くして
ソース抵抗Ｒ５を低減させても、寄生容量Ｃ２の増加は
全く起こらない。しかも、この構造は、第１２図乃至第
１９図について説明した従来例の工程００）に於けるエ
ツチングを異方性から等方性に変更するのみで容易に実
現できるものである。このようなエツチングは、本出願
人に於いて開発した選択性を有する等方性ドライ・エツ
チング法、即ち、エツチング・ガスをＣＣｌ　２　Ｆ　
２　＋　Ｈｅとし、ガス圧及びバイアス電圧を制御する
と、Ａｊ！ＧａＡｓ：ＧａＡｓ層１　：１８０の選択比
を容易に得ることが可能である。
〔発明が解決しようとする課題〕
第２０図及び第２１図について説明した改良された従来
技術に依って得られる半導体装置では、キャップ層であ
るｎ型ＧａＡｓ層６を厚く形成することで、高速動作に
大きな影響力をもつエンハンスメント型トランジスタ部
分Ｅに於けるソース抵抗Ｒ３を低下させることができた
のであるが、そのようにした場合、また、新たな問題が
派生する。
即ち、今度は、デプレション型トランジスタ部分りに於
けるゲート特性が劣化する。
前記したように、ｎ型ＧａＡｓ層６を厚く形成すると、
デプレション型トランジスタ部分りに於けるゲート電極
１７との接触面積は増大することになり、ゲート電流の
リークは増加し、耐圧は低下してしまう。このような、
デプレション型トランジスタ部分りに於けるゲート特性
の劣化は、ダイオード形成を不可能にし、また、基本的
に集積回路装置の設計を困難にすると共に半導体装置の
信頼性をも低下させることになる。
この問題を解決する為には、第２１図に見られる半導体
装置に於いて、エンハンスメント型トランジスタ部分已
に於いてはｎ型Ｇａ−Ａｓ層４、また、デプレション型
トランジスタ部分りに於いてはｎ型ＧａＡｓ層６それぞ
れのエツチングを行う際、即ち、第１２図乃至第１９図
について説明した従来技術の工程０乃に於けるエツチン
グを行う際、それぞれサイド・エツチングを行って凹所
１５Ｅ及び１５Ｄの面方向の拡大を行うようにすれば良
いと考える向きもあろうが、そのようにすると、エンハ
ンスメント型トランジスタ部分已に於ける表面空乏層が
アン・ドープＧａＡｓチャネル層２に達するようになる
から、動作不能になってしまう。従って、前記工程０乃
に於けるエツチングは異方性であることが必須である。
本発明は、エンハンスメント型トランジスタ部分に於い
ては、ソース抵抗Ｒ５及び寄生容量Ｃ２が充分に小さく
、且つ、ゲート耐圧が高く、そして、デプレション型ト
ランジスタ部分に於いてもゲート耐圧が充分に高くなる
ようにする。
〔課題を解決するための手段〕
本発明に依る半導体装置及びその製造方法に於いては、 （１）　　基板（例えば半絶縁性ＧａＡｓ基板４１）上
に順に形成されたチャネル層及びキャリヤ供給層である
第一の半導体層（例えばアン・ドープＧａＡｓ層４２）
及び第二の半導体層（例えばｎ型Ａｊ２ＧａＡｓ層４３
）と、 第二の半導体層上に順に形成されたデプレション型トラ
ンジスタ部分（例えばデプレション型トランジスタ部分
Ｅ）の閾値電圧制御層である第三の半導体層（例えばｎ
型ＧａＡｓ層４４）及び第三のエツチング停止層である
第四の半導体層（例えばｎ型ＡＪＧａＡｓ層４５）及び
オーミック・コンタクト可能な層である第五の半導体層
（例えばｎ型ＧａＡｓ層４６）及び第二のエツチング停
止層である第六の半導体層（例えばｎ型ＡｌＧａＡｓ層
４７）及びオーミック・コンタクト可能な層である第七
の半導体層（例えばｎ型ＧａＡｓＪｉ４８）及び第一の
エツチング停止層である第六の半導体層（例えばｎ型Ａ
ｌＧａＡｓ層４９）及びオーミック・コンタクト可能な
層である第九の半導体層（例えばｎ型ＧａＡｓ層５０）
のそれぞれと、 エンハンスメント型トランジスタ部分に形成され表面か
ら第二の半導体層に達するゲート電極形成用の凹所（例
えば凹所６５Ｅ）並びにデプレション型トランジスタ部
分に形成され表面から第四或いは第三の半導体層に達す
るゲート電極形成用の凹所（例えば凹所６５Ｄ）と、そ
れぞれの凹所内に在ってエンハンスメント型トランジス
タ部分では第四乃至第九の半導体層には触れないように
形成されたゲート電極（例えばゲート電極６６）並びに
デプレション型トランジスタ部分では第六乃至第九の半
導体層には触れないように形成されたゲート電極（例え
ばゲート電極６７）とを備え、また、（２）基板上にチ
ャネル層である第一の半導体層及びキャリヤ供給層であ
る第二の半導体層及びデプレション型トランジスタ部分
の閾値電圧制御層である第三の半導体層及び第三のエツ
チング停止層である第四の半導体層及びオーミック・コ
ンタクト可能な層である第五の半導体層及び第二のエツ
チング停止層である第六の半導体層及びオーミック・コ
ンタクト可能な層である第七の半導体層及び第一のエツ
チング停止層である第六の半導体層及びオーミック・コ
ンタクト可能な層である第九の半導体層のそれぞれを順
に成長させる工程と、 次いで、エンハンスメント型トランジスタ部分のゲート
電極形成予定領域に於ける第九の半導体層及び第六の半
導体層を除去する工程と、次いで、エンハンスメント型
トランジスタ部分に於いては表面から第二の半導体層に
達するゲート電極形成用の凹所を第五及び第七の半導体
層に対する等方性エツチング（例えばエツチング・ガス
をＣ（１！２Ｆ２、圧力２０　（Ｐａ）、自己バイアス
電圧３０（Ｖ）とするＲＩＥ法を適用する等方性エツチ
ング）を交えつつ形成すると共にデプレション型トラン
ジスタ部分に於いては表面から第四の半導体層に達する
ゲート電極形成用の凹所を少なくとも第七の半導体層に
対する等方性エツチング（例えばエツチング・ガスをＣ
Ｃｊ２２Ｆ２、圧力２０（Ｐａ）、自己バイアス電圧３
０（Ｖ）とするＲＩＥ法を適用する等方性エツチング）
を交えつつ形成する工程と、 次いで、前記それぞれの凹所内にエンハンスメント型ト
ランジスタ部分では第四乃至第九の半導体層には触れな
いようにゲート電極を且つデプレション型トランジスタ
部分では第六乃至第九の半導体層には触れないようにゲ
ート電極を同時に形成する工程とが含まれている。
〔作用〕
前記手段を採ることに依り、エンハンスメント型トラン
ジスタ部分では、ゲート電極とオーミック・コンタクト
可能な層である第五の半導体装置び第七の半導体層との
間には空隙が存在し、従って、寄生容量Ｃ７は小さくな
って、ゲート耐圧は向上し、そして、オーミック・コン
タクト可能な層である第七の半導体層を充分に厚く形成
してソース抵抗Ｒ８の低減を図ることもできる。また、
デプレション型トランジスタ部分でも、ゲート電極とオ
ーミック・コンタクト可能な層である第七の半導体層と
の間には空隙が存在するから、オーミック・コンタクト
可能な層である第五の半導体層を充分に薄＜シておけば
ゲート耐圧は向上するものである。即ち、エンハンスメ
ント型トランジスタ部分に於けるソース抵抗Ｒ８の減少
とデプレション型トランジスタ部分に於けるゲート耐圧
の向上とを同時に実現するには、オーミック・コンタク
ト可能な層である第五の半導体層を薄く、且つ、オーミ
ック・コンタクト可能な層である第七の半導体層を厚く
すると良い。
〔実施例〕
第１図乃至第１１図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
第１図参照 （１１分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
　　ｂｅａｍ　ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機
金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ　　ｃｈ
ｅｍｉｃａｌ　　ｖａｐｏｒｄ　ｅｐ　ｏ　ｓ　ｉ　ｔ
　ｉ　ｏｎ　：ＭＯＣＶＤ）法など適宜の技法を選択採
用することに依り、半絶縁性ＧａＡｓ基板４工上にチャ
ネル層であるアン・ドープＧ　ａ　Ａ　ｓ　７ｉｉ　４
２、電子供給層であるｎ型ＡｆＧａＡｓ層４３、デプレ
ション型トランジスタ部分に於けるしきい値電圧制御層
となるｎ型ＧａＡｓ層４４、第三のエツチング停止層で
あるｎ型ＡｚｃａＡｓＪｉ４５、キャップ層であるｎ型
ＧａＡｓ層４６、第二のエツチング停止層であるｎ型Ａ
　Ｉ　Ｇ　ａ　Ａ　ｓ層４７、キャップ層であるｎ型Ｇ
ａＡｓ層４８、第一のエツチング停止層であるｎ型Ａｌ
ＧａＡｓ層４９、キャップ層であるｎ型ＧａＡｓ層５０
をそれぞれ成長させる。
この場合に於ける各半導体層に於ける主要なデータを例
示すると次の通りである。
（ａ）　　アン・ドープＧａＡ３層４２について厚さ：
５０００（人〕 （ｂｌ　　ｎ型ＡＪＧａＡｓ層４３について厚さ：３０
０（人〕 ドヂー濃度：２ＸＩＯ’θ　（ｃｍ−’）＋Ｃ１ｎ型Ｇ
ａＡｓ層４４について 厚さ：１００　　（人〕 ドナー濃度：　２　Ｘ　１０１８（ａｍ−’）ｉｄｉ　
　ｎ型ＡＩ！ＧａＡｓ層４５について厚さ；５０　〔人
〕 ドナー濃度：２×１０＋８〔ｃｆｆｌ−３〕（８１ｎ型
ＧａＡｓ層４６について 厚さ：１５０（人〕 ドナー濃度：　２　Ｘ　１０　”　　（ｃｍ−”）ｆｆ
ｌ　　ｎ型ＡＩＣ，ａＡｓ層４７について厚さ：５０　
〔人〕 ドナー濃度：２Ｘ１０’θ　（ｃ、−’）（ｇｌ　　ｎ
型Ｇ　ａ　Ａ　ｓ　Ｎ４８について厚さ二６００　〔人
〕 ドナー濃度：　２Ｘ　Ｉ　ＱｌＢ（ａｍ−’）（ｈ）　
　ｎ型ＡｌＧａＡｓ層４９について厚さ＝５０　〔人〕 ドナー濃度：　２　Ｘ　１０”　　（ｃｍ−”）。
（１）ｎ型ＧａＡｓ層５０について 厚さ：４００（人〕 ドナー濃度：２Ｘ１０菫θ　〔印−１〕第２図参照 （２）例えば、フン化水素酸系エツチング液をエッチャ
ントとするウェット・エツチング法を適用することに依
り、エンハンスメント型トランジスタ部分Ｅとデプレシ
ョン型トランジスタ部分りとを絶縁分離する為のメサ・
エツチングを行う。尚、このメサ・エツチングに代えて
、イオン注入法を適用することで素子間分離を行っても
良い。
第３図参照 （３）通常のフォト・リソグラフィ技術に於けるしシス
ト・プロセス及び工程（２）と同様にフン化水素酸系エ
ツチング液を用いたウェット・エツチング法を適用する
ことに依り、エンハンスメント型トランジスタ部分Ｅに
於けるｎ型ＧａＡｓ層５０及びｎ型ＡＡＧａＡｓ層４９
の選択的エツチングを行って凹所５０Ａを形成する。
このような工程に代え、ＣＣｌ２Ｆ２含有ガスをエツチ
ング・ガスとするドライ・エツチング、例えば、反応性
イオン・エツチング（ｒｅａｃｔｉｖｅ　　ｉｏｎ　　
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用し、ｎ型ＧａＡｓ層
５０の選択的エツチングを行い、しかる後、フッ化水素
酸系エツチング液を用いたウェット・エツチング法を適
用することに依って、ｎ型Ａ７！ＧａＡｓ層４９の選択
的エツチングを行って凹所５０Ａを形成しても良い。
第４図参照 （４）例えば、化学気相堆積（ｃｈｅｍｉｃａｌｖａｐ
ｏｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、例えば、二酸化シリコン（ＳｉＯｚ）から
なる絶縁膜５１を厚さ約３０００　（人〕程度に形成す
る。
（５）例えば、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス並びにフッ化水素酸系エツチング
液を用いたウェット・エツチング法を適用することに依
り、フォト・レジスト膜（図示せず）をマスクとして絶
縁膜５１の選択的エツチングを行ってオーミック・コン
タクト電極を形成する為の電極コンタクト窓を形成する
。
（６）前記絶縁膜５１の選択的エツチングを行った際に
形成したフォト・レジスト膜をそのまま残しておき、蒸
着法を適用することに依り、ＡｕＣ，ｅ　／　Ａ　ｕか
らなる電極金属膜を形成する。
ここでの電極金属膜の厚さは、ＡｕＧｅ膜を例えば３０
０〔人〕程度、また、Ａｕ膜を例えば２７００　（人〕
程度とする。
（７）前記フォト・レジスト膜を溶解・除去し、前記電
極金属膜のリフト・オフに依るバターニングを行い、引
き続いて、熱処理することに依って合金化を行い、オー
ミック・コンタクト電極６０．６１，６２．６３を形成
する。
第５図参照 （８）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エンハンスメント
型トランジスタ部分Ｅ及びデプレション型トランジスタ
部分りのそれぞれにゲート電極形成用凹所を形成する為
の開口６４Ｅ及び６４Ｄを有するフォト・レジスト膜６
４を形成する。
第６図参照 （９）エッチャントをフン化水素酸系エツチング液とす
るウェット・エツチング法を適用することに依り、フォ
ト・レジスト膜６４をマスクとして絶縁膜５１の選択的
エツチングを行って開口５１Ｅ及び５１Ｄを形成する。
このエツチングは、エツチング・ガスを例えばＣＦ４．
ＣＨＦ３．Ｃ２Ｆ６．Ｃ３Ｆｓの何れかを含有するガス
とするＲＩＥ法に依っても良い。
００）エツチング・ガスをＣＣ７！２Ｆ２、圧力２０（
Ｐａ）、自己バイアス電圧３０（Ｖ）とするＲＩＥ法を
適用することに依り、フォト・レジスト膜６４をマスク
として、エンハンスメント型トランジスタ部分Ｅではｎ
型ＧａＡｓ層４８の、そして、デプレション型トラ、ン
ジスタ部分りではｎ型ＧａＡｓ層５０それぞれの等方性
選択ドライ・エツチングを行い、凹所６５Ｅ及び６５Ｄ
を形成する。
この場合、エンハンスメント型トランジスタ部分Ｅに於
いてはｎ型ＡＩ！ＧａＡｓ層４７が、また、デプレショ
ン型トランジスタ部分りに於いてはｎ型ＡＩ！ＧａＡｓ
層４９がそれぞれエツチング・ストッパになる。
このエツチングは、エツチング・ガスを同じ＜ＣＣ７！
２Ｆ２、圧力５　（Ｐａ）　、自己バイアス電圧１００
（Ｖ）とするＲＩＥ法を適用することに依り、異方性選
択ドライ・エツチングを行うこともできる。
第７図参照 αυ　フッ化水素酸系エツチング液をエッチャントとす
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｅではｎ型Ａｊ！Ｇａ
Ａｓ層４７の、そして、デプレション型トランジスタ部
分りではｎ型ＡｌＧａＡｓ層４９のエツチングを行い、
凹所６５Ｅ及び６５Ｄを延伸してｎ型Ｑａ、１１．ｓ層
４６及び４８の表面を露出させる。
この場合のエツチングは、ｎ型ＡｌＧａＡｓ層４７及び
４９が前記したように厚さが約５０〔人〕程度しかなく
、掻めて薄いので、その制御性は良好であり、下地が薄
（でも突き抜けるようなことはない。尚、ここで適用す
るエツチング技術はドライ・エツチング法であっても良
い。
第８図参照 ■　エツチング・ガスをＣＣｌ２Ｆ２、圧力２０〔Ｐａ
〕、自己バイアス電圧３０（Ｖ）とするＲＩＥ法を適用
することに依り、フォト・レジスト［６４ｔ−マスクと
して、エンハンスメント型トランジスタ部分Ｅではｎ型
ＧａＡｓ層４６の、そして、デプレション型トランジス
タ部分りではｎ型ＧａＡｓ層４８のそれぞれの等方性選
択ドライ・エツチングを行い、凹所６５Ｅ及び６５Ｄを
延伸する。
この場合、エンハンスメント型トランジスタ部分Ｅに於
いてはｎ型Ａ＃ＧａＡｓ層４５が、また、デプレション
型トランジスタ部分りに於いてはｎ型ＡｌＧａＡｓ層４
７がそれぞれエツチング・ストッパになる。
第９図参照 Ｏｍ　　フン化水素酸系エツチング液をエッチャントと
するウェット・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型、６ｊ！
ＧａＡｓ層４５の、そして、デプレション型トランジス
タ部分りではｎ型Ａ７！ＧａＡｓ層４７のエツチングを
行い、凹所６５Ｅ及び６５Ｄを延伸してｎ型ＧａＡｓ層
４４及び４６の表面を露出させる。尚、ここで適用する
エツチング技術はドライ・エツチング法であっても良い
。
第１０図参照 Ｃ１４］　　エツチング・ガスをＣＣＩ！２　Ｆ２、圧
力を５〔Ｐａ〕、自己バイアス電圧を１００（Ｖ）とす
るＲＩＥ法を適用することに依り、エンハンスメント型
トランジスタ部分Ｅに於いてはｎ型ＧａＡｓ層４４の、
また、デプレション型トランジスタ部分りに於いてはｎ
型ＧａＡｓ層４６のそれぞれの異方性選択ドライ・エツ
チングを行って凹所６５Ｅ及び６５Ｄを延伸する。
この場合、エンハンスメント型トランジスタ部分已に於
いてはｎ型、６／！ＧａＡｓ層４３が、また、デプレシ
ョン型トランジスタ部分りに於いてはｎ型Ａ　Ｉ　Ｇ　
ａ　Ａ　ｓ　Ｊ！！Ｊ　４５がそれぞれエソチン、グ・
ストッパになる。
第１１図参照 ａω　凹所６５Ｅ及び６５Ｄの形成にマスクとして用い
たフォト・レジスト膜６４をそのまま残した状態で、例
えば真空蒸着法を適用することに依って、アルミニウム
（Ａｌ）膜を厚さ例えば４０００　　（人〕程度に形成
する。
このＡｌ膜を形成する工程に入る前に、その際に於ける
半導体ウェハの状態、或いは、閾値電圧■いの微細な調
整を実施する為、真空蒸着前処理として、例えばフッ酸
系のエツチング液でエツチングを行うこともある。そし
て、そのようにした場合、デプレッション型トランジス
タ部分りに於ける凹所６５Ｄ内に表出されているｎ型Ａ
ｌＧａＡｓ層４５はエツチングされてしまう。従って、
完成された状態ではゲート電極がｎ型ＧａＡｓ層４４に
コンタクトしていることもあるが動作の面では何も問題
は起こらない。
Ｑ６）　　前記マスクとして用いたフォト・レジスト膜
６４を溶解して除去する。
これに依り、前記真空蒸着で形成されたＡｌ膜は、所謂
、リフト・オフ法でパターニングされ、ショットキ・コ
ンタクト・ゲート電極６６及び６７が形成されるもので
ある。
ここに説明した実施例に依れば、しきい値電圧■いが正
確に制御され、エンハンスメント型トランジスタ部分Ｅ
もデプレション型トランジスタ部分りもゲート耐圧が高
く、ソース抵抗Ｒ８が低いＥ／Ｄ構成の半導体装置を容
易に得られることが理解されよう。
本発明に於いては、前記実施例に限定されることなく、
多くの改変が可能であり、例えば、ｎ型ＧａＡｓ層４４
、ｎ型Ａｊ２ＧａＡｓ層４５、ｎ型ＧａＡｓ層４６、ｎ
型／ＩＩ！ＧａＡｓ層４７、ｎ型ＧａＡｓ層４８、ｎ型
ＡｆｆＧａＡｓ層４９、ｎ型ＧａＡｓ層５０などについ
ては、その導電型及びドーパントｔａ度をこの種の半導
体装置に於けるキャップ層としての役割を果たし得る範
囲で適宜に選択することができ、特に、ｎ型ＧａＡｓ層
４６とｎ型ＧａＡｓ層４８はデプレション型トランジス
タ部分りのゲート耐圧が高くなるように、そして、ソー
ス抵抗Ｒ５が低くなるように適切に選択することが必要
である。
〔発明の効果〕
本発明に依る半導体装置及びその製造方法に於いては、
基板上にチャネル層及びキャリヤ供給層及びデプレショ
ン型トランジスタ部分の閾値電圧制御層及び第三のエツ
チング停止層及びオーミック・コンタクト可能な層及び
第二のエツチング停止層及びオーミック・コンタクト可
能な層及び第一のエツチング停止層及びオーミック・コ
ンタクト可能な層を順に積層し、エンハンスメント型ト
ランジスタ部分に於いては表面からキャリヤ供給層に達
するゲート電極形成用の凹所を形成すると共にデプレシ
ョン型トランジスタ部分に於いては表面から第三のエツ
チング停止層に達するゲート電極形成用の凹所を形成し
、それぞれの凹所にエンハンスメント型トランジスタ部
分ではキャリヤ供給層以外の半導体層には触れないよう
に且つデプレション型トランジスタ部分では第三のエツ
チング停止層以外の半導体層には触れないようにゲート
電極を形成している。
前記構成を採ることに依り、エンハンスメント型トラン
ジスタ部分では、寄生容ｆｉｔ　ｃ　ｐが小さくなって
、ゲート耐圧は向上し、そして、それ等の特性を劣化さ
せることなくソース抵抗Ｒ３の低減を図ることもできる
。また、デプレション型トランジスタ部分でも、エンハ
ンスメント型トランジスタ部分の特性を劣化させること
なくゲート耐圧は向上することができる。また、この半
導体装置を製造する工程に於いて、エンハンスメント型
トランジスタ部分及びデプレション型トランジスタ部分
それぞれのゲート電極形成は一回の工程で済むから工程
短縮が可能であり、そして、ゲート・リセスの形成は、
三回の工程に分割されているので、半導体装置の特性を
より微細に制御することができる。
【図面の簡単な説明】
第１図乃至第１１図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１２図
乃至第１９図は従来例を説明する為の工程要所に於ける
半導体装置の要部切断側面図、第２０図及び第２１図は
他の従来例を説明する為の工程要所に於ける半導体装置
の要部切断側面図をそれぞれ表している。 図に於いて、 ４１は半絶縁性ＧａＡｓ基板、 ４２はアン・ドープＧａＡｓ層、 ４３はｎ型ＡｌＧａＡｓ層、 ４４はｎ型ＧａＡｓ層、 ４５はｎ型Ａ７！ＧａＡｓ層、 ４６はｎ型ＧａＡｓ層、 ４７はｎ型ＡＡＧａＡｓ層、 ４８はｎ型ＧａＡｓ層、 ４９はｎ型ＡｌＧａＡｓ層、 ５０はｎ型ＧａＡｓ層、 ５０Ａは凹所、 ５１は絶縁膜、 ５１Ｅ及び５１Ｄは開口、 ６０．６１，６２．６３はオーミック・コンタクト電極
、 ６４はフォト・レジスト膜、 ６４Ｅ及び６４Ｄは開口、 ６５Ｅ及び６５Ｄは凹所、 ６６及び６７はゲート電極 をそれぞれ示している。

Claims (2)

    【特許請求の範囲】
  1. （１）基板上に順に形成されたチャネル層及びキャリヤ
    供給層である第一の半導体層及び第二の半導体層と、 第二の半導体層上に順に形成されたデプレション型トラ
    ンジスタ部分の閾値電圧制御層である第三の半導体層及
    び第三のエッチング停止層である第四の半導体層及びオ
    ーミック・コンタクト可能な層である第五の半導体層及
    び第二のエッチング停止層である第六の半導体層及びオ
    ーミック・コンタクト可能な層である第七の半導体層及
    び第一のエッチング停止層である第六の半導体層及びオ
    ーミック・コンタクト可能な層である第九の半導体層の
    それぞれと、 エンハンスメント型トランジスタ部分に形成され表面か
    ら第二の半導体層に達するゲート電極形成用の凹所並び
    にデプレション型トランジスタ部分に形成され表面から
    第四或いは第三の半導体層に達するゲート電極形成用の
    凹所と、それぞれの凹所内に在ってエンハンスメント型
    トランジスタ部分では第四乃至第九の半導体層には触れ
    ないように形成されたゲート電極並びにデプレション型
    トランジスタ部分では第六乃至第九の半導体層には触れ
    ないように形成されたゲート電極と を備えてなることを特徴とする半導体装置。
  2. （２）基板上にチャネル層である第一の半導体層及びキ
    ャリヤ供給層である第二の半導体層及びデプレション型
    トランジスタ部分の閾値電圧制御層である第三の半導体
    層及び第三のエッチング停止層である第四の半導体層及
    びオーミック・コンタクト可能な層である第五の半導体
    層及び第二のエッチング停止層である第六の半導体層及
    びオーミック・コンタクト可能な層である第七の半導体
    層及び第一のエッチング停止層である第八の半導体層及
    びオーミック・コンタクト可能な層である第九の半導体
    層のそれぞれを順に成長させる工程と、 次いで、エンハンスメント型トランジスタ部分のゲート
    電極形成予定領域に於ける第九の半導体層及び第八の半
    導体層を除去する工程と、次いで、エンハンスメント型
    トランジスタ部分に於いては表面から第二の半導体層に
    達するゲート電極形成用の凹所を第五及び第七の半導体
    層に対する等方性エッチングを交えつつ形成すると共に
    デプレション型トランジスタ部分に於いては表面から第
    四の半導体層に達するゲート電極形成用の凹所を少なく
    とも第七の半導体層に対する等方性エッチングを交えつ
    つ形成する工程と、 次いで、前記それぞれの凹所内にエンハンスメント型ト
    ランジスタ部分では第四乃至第九の半導体層には触れな
    いようにゲート電極を且つデプレション型トランジスタ
    部分では第六乃至第九の半導体層には触れないようにゲ
    ート電極を同時に形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
    。
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