JPH02180421A - データ選択回路 - Google Patents
データ選択回路Info
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- JPH02180421A JPH02180421A JP63334212A JP33421288A JPH02180421A JP H02180421 A JPH02180421 A JP H02180421A JP 63334212 A JP63334212 A JP 63334212A JP 33421288 A JP33421288 A JP 33421288A JP H02180421 A JPH02180421 A JP H02180421A
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- 238000005070 sampling Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 abstract description 17
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２つの非同期のデータ信号を選択し、出力す
るデータ選択回路に関する。
るデータ選択回路に関する。
従来の技術
従来の非同期のデータ信号を選択するデータ選択回路を
第３図に示す。第３図のデータ選択回路は、第１および
第２のデータ信号が人力される端子１および３と、デー
タ選択信号（セレクト信号）が入力される端子２と、下
３７信号が人力される端子４とを具備する。端子１は、
ＮＯＲゲート１９の一方の入力端子およびＡＮＤゲート
２１の入力端子に接続され、端子３は、ＮＯＲゲート１
９の他方の入力端子およびＡＮＤゲート２２の入力端子
に接続されている。端子２および４は、それぞれクロッ
クの立ち上がりエツジ出力型り型フリップフロップ２０
（以下、ＤＦＦと略す）のデータ端子およびリセット端
子に接続されている。ＮＯＲゲート１９の出力は、ＤＦ
Ｆ２０のクロック入力となり、ＤＦＦ２０のＱ出力およ
び；出力は、それぞれＡＮＤゲート２１および２２に人
力される。ＡＮＤゲート２１および２２のそれぞれの出
力は、ＮＯＲゲート２３の人力となり、ＮＯＲゲート２
３の出力は、インバータ２４を介して、ＮＯＲゲート３
１および遅延回路３２に入力される。遅延回路３２はイ
ンバータ２５．２６、抵抗２７．２８、コンデンサ２９
．３０により構成され、抵抗とコンデンサにより設定さ
れる遅延時間の分だけ入力された信号を遅延させ出力す
る。この遅延回路３２の出力は、ＮＯＲゲート３１に人
力され、このＮＯＲゲート３１の出力が、データ選択信
号によって選択されたデータ信号を出力端子５へ出力す
る。
第３図に示す。第３図のデータ選択回路は、第１および
第２のデータ信号が人力される端子１および３と、デー
タ選択信号（セレクト信号）が入力される端子２と、下
３７信号が人力される端子４とを具備する。端子１は、
ＮＯＲゲート１９の一方の入力端子およびＡＮＤゲート
２１の入力端子に接続され、端子３は、ＮＯＲゲート１
９の他方の入力端子およびＡＮＤゲート２２の入力端子
に接続されている。端子２および４は、それぞれクロッ
クの立ち上がりエツジ出力型り型フリップフロップ２０
（以下、ＤＦＦと略す）のデータ端子およびリセット端
子に接続されている。ＮＯＲゲート１９の出力は、ＤＦ
Ｆ２０のクロック入力となり、ＤＦＦ２０のＱ出力およ
び；出力は、それぞれＡＮＤゲート２１および２２に人
力される。ＡＮＤゲート２１および２２のそれぞれの出
力は、ＮＯＲゲート２３の人力となり、ＮＯＲゲート２
３の出力は、インバータ２４を介して、ＮＯＲゲート３
１および遅延回路３２に入力される。遅延回路３２はイ
ンバータ２５．２６、抵抗２７．２８、コンデンサ２９
．３０により構成され、抵抗とコンデンサにより設定さ
れる遅延時間の分だけ入力された信号を遅延させ出力す
る。この遅延回路３２の出力は、ＮＯＲゲート３１に人
力され、このＮＯＲゲート３１の出力が、データ選択信
号によって選択されたデータ信号を出力端子５へ出力す
る。
上記従来のデータ選択回路の動作を第４図に示したタイ
ミングチャートを参照して説明する。端子１に人力され
るデータ信号データ１および端子３に入力されるデータ
信号データ２が同時に論理ロウとなるとき、ＮＯＲゲー
ト１９の出力は、論理ハイとなる。そして、ＤＦＦ２０
は、ＮＯＲゲート１９の出力の立ち上がりエツジで、セ
レクト信号をデータ信号として取り込んでＱ、Ｕ出力を
変化させる。ＤＦＦ２０のＱ出力が、論理ハイのときに
は、ＡＮＤゲート２１は、データ１信号を出力し、一方
ＡＮＤゲート２２の出力は、論理ロウとなり、インバー
タ２４はデータ１信号を出力する。逆にＤＦＦ２０の；
出力の方が論理ハイのときは、インバータ２４はデータ
２信号を出力する。
ミングチャートを参照して説明する。端子１に人力され
るデータ信号データ１および端子３に入力されるデータ
信号データ２が同時に論理ロウとなるとき、ＮＯＲゲー
ト１９の出力は、論理ハイとなる。そして、ＤＦＦ２０
は、ＮＯＲゲート１９の出力の立ち上がりエツジで、セ
レクト信号をデータ信号として取り込んでＱ、Ｕ出力を
変化させる。ＤＦＦ２０のＱ出力が、論理ハイのときに
は、ＡＮＤゲート２１は、データ１信号を出力し、一方
ＡＮＤゲート２２の出力は、論理ロウとなり、インバー
タ２４はデータ１信号を出力する。逆にＤＦＦ２０の；
出力の方が論理ハイのときは、インバータ２４はデータ
２信号を出力する。
ＮＯＲゲート３１の出力、即ち、出力データ信号（ＤＯ
ＵＴ）は、インバータ２４の立ち上がりエツジにより、
論理ハイから論理ロウとなり、遅延回路３２の立ち下が
りエツジで論理ハイとなる。このデータ選択回路におい
ては、遅延回路の遅延設定時間をインバータ２４の出力
信号のパルス幅よりも長くして、ＤＯＵＴ信号に、その
パルス幅の小さい信号が出力されることを防いでいる。
ＵＴ）は、インバータ２４の立ち上がりエツジにより、
論理ハイから論理ロウとなり、遅延回路３２の立ち下が
りエツジで論理ハイとなる。このデータ選択回路におい
ては、遅延回路の遅延設定時間をインバータ２４の出力
信号のパルス幅よりも長くして、ＤＯＵＴ信号に、その
パルス幅の小さい信号が出力されることを防いでいる。
例えば第４図において、データ１信号の第１番目の信号
に着目すると、まずＮＯＲゲート１９の出力は、データ
１信号の立ち下がりエツジで論理ロウから論理ハイとな
り、データ２信号の立ち上がりエツジで論理ロウとなる
。ＤＦＦ２０のＱ信号は、ＮＯＲゲート１９出力の立ち
上がりエツジで、論理ロウとなり；出力は論理ハイとな
る。このＤＦＦ２０のＱ出力が論理ハイのとき、Ａ Ｎ
Ｄ２１ゲートからはデータ１が出力され、ＤＦＦ２０
の；出力が論理ハイのとき、ＡＮＤゲート２２からは、
データ２が出力される。ＮＯＲゲート２３の出力はデー
タ１信号の立ち下がりエツジで、論理ハイとなり、デー
タ２信号の立ち上がりエツジで、論理ロウとなる。従っ
て、データ１信号の第１番目の信号が立ち下がり、デー
タ２信号の第１番目の信号が立ち上がるときＮＯＲゲー
ト２３からは、幅の小さい論理ハイの信号が出力される
。しかし、このパルス幅よりも設定された遅延時間の方
が長いので、ＤＯＵＴ信号に、このパルス幅の小さい信
号が出力されることはない。
に着目すると、まずＮＯＲゲート１９の出力は、データ
１信号の立ち下がりエツジで論理ロウから論理ハイとな
り、データ２信号の立ち上がりエツジで論理ロウとなる
。ＤＦＦ２０のＱ信号は、ＮＯＲゲート１９出力の立ち
上がりエツジで、論理ロウとなり；出力は論理ハイとな
る。このＤＦＦ２０のＱ出力が論理ハイのとき、Ａ Ｎ
Ｄ２１ゲートからはデータ１が出力され、ＤＦＦ２０
の；出力が論理ハイのとき、ＡＮＤゲート２２からは、
データ２が出力される。ＮＯＲゲート２３の出力はデー
タ１信号の立ち下がりエツジで、論理ハイとなり、デー
タ２信号の立ち上がりエツジで、論理ロウとなる。従っ
て、データ１信号の第１番目の信号が立ち下がり、デー
タ２信号の第１番目の信号が立ち上がるときＮＯＲゲー
ト２３からは、幅の小さい論理ハイの信号が出力される
。しかし、このパルス幅よりも設定された遅延時間の方
が長いので、ＤＯＵＴ信号に、このパルス幅の小さい信
号が出力されることはない。
発明が解決しようとする課題
上述した従来のデータ選択回路は、選択データを切り換
える際、微小幅のパルスが生じるので、これを除去する
ために遅延回路を使用している。
える際、微小幅のパルスが生じるので、これを除去する
ために遅延回路を使用している。
しかしながら、上記の遅延回路の、遅延時間を正確に設
定することは、非常に困難であった。
定することは、非常に困難であった。
例えば、第３図において遅延回路３２のインバータ２５
．２６に使用されるトランジスタのしきい値電圧Ｖアや
抵抗、コンデンサの値は、製造時の工程変動により影響
を及ぼされる（トランジスタのＶｒ抵抗値、コンデンサ
値には、それぞれ約±３０％、±３０％、±１０％の誤
差が含まれる）。このトランジスタ、抵抗、コンデンサ
の特性のばらつきによリ、遅延時間の設定値が変動し、
さらに電源電圧や温度等の環境変動等により、遅延時間
の設定値が変動するため、微小幅のパルスが出力信号と
して出力されることがあった。
．２６に使用されるトランジスタのしきい値電圧Ｖアや
抵抗、コンデンサの値は、製造時の工程変動により影響
を及ぼされる（トランジスタのＶｒ抵抗値、コンデンサ
値には、それぞれ約±３０％、±３０％、±１０％の誤
差が含まれる）。このトランジスタ、抵抗、コンデンサ
の特性のばらつきによリ、遅延時間の設定値が変動し、
さらに電源電圧や温度等の環境変動等により、遅延時間
の設定値が変動するため、微小幅のパルスが出力信号と
して出力されることがあった。
そこで、本発明の目的は、上記従来技術の問題点を解決
した選択データを切り換える際に、微小幅のパルスが出
力信号として出力されることのないデータ選択回路を提
供することにある。
した選択データを切り換える際に、微小幅のパルスが出
力信号として出力されることのないデータ選択回路を提
供することにある。
課題を解決するための手段
本発明に従うと、非同期の２つの入力信号の内いずれか
一方を外部からの制御信号で選択し、出力するデータ選
択回路にして、第１の入力信号をサンプリングクロック
として前記制御信号をシフトする第１のシフトレジスタ
と、前記第１の入力信号をサンプリングクロックとして
前記第１のシフトレジスタの出力をシフトして、第１の
入力信号を出力するか否かを制御する第１の制御信号と
して出力する第２のシフトレジスタと、第２の入力信号
を、サンプリングクロックとして、前記第１のシフトレ
ジスタの出力信号をシフトして、前記第２の入力信号を
出力するか否かを制御する第２の制御信号として出力し
、同時に前記第２のシフトレジスタが前記信号を出力す
るか否かを制御する第３の制御信号を出力する第３のシ
フトレジスタと、前記第１及び第２の入力信号と前記第
１及び第２の制御信号とを受けて、前記第１の制御信号
がアクティブの場合には前記第１の入力信号を選択して
出力し、前記第２の制御信号がアクティブの場合には前
記第２の入力信号を選択して出力する選択出力回路とを
具備することを特徴とするデータ選択回路が提供される
。
一方を外部からの制御信号で選択し、出力するデータ選
択回路にして、第１の入力信号をサンプリングクロック
として前記制御信号をシフトする第１のシフトレジスタ
と、前記第１の入力信号をサンプリングクロックとして
前記第１のシフトレジスタの出力をシフトして、第１の
入力信号を出力するか否かを制御する第１の制御信号と
して出力する第２のシフトレジスタと、第２の入力信号
を、サンプリングクロックとして、前記第１のシフトレ
ジスタの出力信号をシフトして、前記第２の入力信号を
出力するか否かを制御する第２の制御信号として出力し
、同時に前記第２のシフトレジスタが前記信号を出力す
るか否かを制御する第３の制御信号を出力する第３のシ
フトレジスタと、前記第１及び第２の入力信号と前記第
１及び第２の制御信号とを受けて、前記第１の制御信号
がアクティブの場合には前記第１の入力信号を選択して
出力し、前記第２の制御信号がアクティブの場合には前
記第２の入力信号を選択して出力する選択出力回路とを
具備することを特徴とするデータ選択回路が提供される
。
一作月
上述した従来のデータ選択回路に対し、本発明は、遅延
回路を必要とせず、ディジタル回路のみの構成が可能で
ある。従って、本発明のデータ選択回路では、遅延回路
を構成する部品の性能公差により、微小パルスノイズが
発生することなく、選択データを切り換える際に、確実
にデータを切り換えることが可能である。
回路を必要とせず、ディジタル回路のみの構成が可能で
ある。従って、本発明のデータ選択回路では、遅延回路
を構成する部品の性能公差により、微小パルスノイズが
発生することなく、選択データを切り換える際に、確実
にデータを切り換えることが可能である。
実施例
以下、添付図面を参照して本発明の実施例を詳しく説明
するが、以下の開示は本発明の単なる実施例に過ぎず、
本発明の技術的範囲をなんら制限するものではない。
するが、以下の開示は本発明の単なる実施例に過ぎず、
本発明の技術的範囲をなんら制限するものではない。
実施例１
第１図に、本発明のデータ選択回路の一例を示す。第１
図のデータ選択回路は、従来のデータ選択回路で使用さ
れていた遅延回路を用いず、すべてデジタル回路で構成
されている。第１図のデータ選択回路は、第１および第
２のデータ信号が入力される端子１および３と、セレク
ト信号が入力される端子２と、？信号が入力される端子
４とを具備する。端子１は、ＡＮＤゲート１５の一方の
入力端子に接続されるとともに、インバータ１２を介し
てＤＦＦ８．９および１０のクロック入力端子に接続さ
れている。端子２は、ＤＦＦ８のデータ端子に接続され
、端子３は、インバータ１３を介してＡＮＤゲート１６
の他方の入力端子に接続されるとともに、インバータ１
３および１４を介してＤＦＦＩＬのクロック入力端子に
接続されている。さらに端子４は、ＤＦＦ８〜１１のリ
セット入力端子に接続されている。ＤＦＦ８のＱ出力は
ＤＦＦ９および１０のデータ端子に人力され、ＤＦＦ９
の；出力はＡＮＤゲート１５の他方の入力に接続される
。
図のデータ選択回路は、従来のデータ選択回路で使用さ
れていた遅延回路を用いず、すべてデジタル回路で構成
されている。第１図のデータ選択回路は、第１および第
２のデータ信号が入力される端子１および３と、セレク
ト信号が入力される端子２と、？信号が入力される端子
４とを具備する。端子１は、ＡＮＤゲート１５の一方の
入力端子に接続されるとともに、インバータ１２を介し
てＤＦＦ８．９および１０のクロック入力端子に接続さ
れている。端子２は、ＤＦＦ８のデータ端子に接続され
、端子３は、インバータ１３を介してＡＮＤゲート１６
の他方の入力端子に接続されるとともに、インバータ１
３および１４を介してＤＦＦＩＬのクロック入力端子に
接続されている。さらに端子４は、ＤＦＦ８〜１１のリ
セット入力端子に接続されている。ＤＦＦ８のＱ出力は
ＤＦＦ９および１０のデータ端子に人力され、ＤＦＦ９
の；出力はＡＮＤゲート１５の他方の入力に接続される
。
ＤＦＦＩＯのＱ出力はＤＦＦＩＩのデータ端子に入力さ
れる。そのＤＦＦＩＩの；出力はＤＦＦ９０セット端子
に人力され、ＤＦＦＩＩのＱ出力は、ＡＮＤゲート１６
の他方の入力に接続される。ＮＯＲゲート１７には、Ａ
ＮＤゲート１５およびＡＮＤゲート１６の出力が入力さ
れ、このＮＯＲゲー）１７の出力をインバータ１８で介
した信号がＤＯＵＴ信号として、端子５より出力される
。
れる。そのＤＦＦＩＩの；出力はＤＦＦ９０セット端子
に人力され、ＤＦＦＩＩのＱ出力は、ＡＮＤゲート１６
の他方の入力に接続される。ＮＯＲゲート１７には、Ａ
ＮＤゲート１５およびＡＮＤゲート１６の出力が入力さ
れ、このＮＯＲゲー）１７の出力をインバータ１８で介
した信号がＤＯＵＴ信号として、端子５より出力される
。
上記の本発明の装置において、第１のシフトレジスタは
、ＤＦＦ８により実現され、第２のシフトレジスタは、
ＤＦＦ９により実現され、第３のシフトレジスタは、Ｄ
ＦＦｌｌにより実現されている。
、ＤＦＦ８により実現され、第２のシフトレジスタは、
ＤＦＦ９により実現され、第３のシフトレジスタは、Ｄ
ＦＦｌｌにより実現されている。
上記本発明のデータ選択回路の動作を、第２図に示した
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
ＤＯＵＴ出力信号をテーク１信号からデータ２信号に変
える場合、セレクト信号を論理ロウから論理ハイとする
。第２図のデータ１信号の第２番目の信号の間にセレク
ト信号を論理ロウから論理ハイとすると、データ１信号
の第２番目の信号の立ち下がりエツジでＤＦＦ８のＱ出
力が、論理ハイとなり、第３番目の信号の立ち下がりエ
ツジで、ＤＦＦ９の；およびＤＦＦＬＱのＱ出力はそれ
ぞれ論理ロウ、論理ハイとなり、ＡＮＤゲート１５の出
力は、論理ロウとなる。また、データ２信号の第３番目
の信号の立ち上がりエツジで、ＤＦＦＩＩのＱ出力は論
理ハイとなり、そしてＡＮＤゲート１６の出力はデータ
２信号の反転信号となる。従って、ＤＯＵＴ信号にはデ
ータ２信号の反転信号が出力される。
える場合、セレクト信号を論理ロウから論理ハイとする
。第２図のデータ１信号の第２番目の信号の間にセレク
ト信号を論理ロウから論理ハイとすると、データ１信号
の第２番目の信号の立ち下がりエツジでＤＦＦ８のＱ出
力が、論理ハイとなり、第３番目の信号の立ち下がりエ
ツジで、ＤＦＦ９の；およびＤＦＦＬＱのＱ出力はそれ
ぞれ論理ロウ、論理ハイとなり、ＡＮＤゲート１５の出
力は、論理ロウとなる。また、データ２信号の第３番目
の信号の立ち上がりエツジで、ＤＦＦＩＩのＱ出力は論
理ハイとなり、そしてＡＮＤゲート１６の出力はデータ
２信号の反転信号となる。従って、ＤＯＵＴ信号にはデ
ータ２信号の反転信号が出力される。
即ち、データ選択信号が論理ロウから論理ハイとなる場
合、データ選択信号の論理レベルが変化してから数えて
、データ１信号の立ち下がりエツジが２個検出されると
、データ１信号は端子５より出力されなくなり、この時
刻から数えて、データ２信号の立ち上がりエツジが１個
検出されると、端子５よりデータ２信号を反転させた信
号が出力されはじめる。
合、データ選択信号の論理レベルが変化してから数えて
、データ１信号の立ち下がりエツジが２個検出されると
、データ１信号は端子５より出力されなくなり、この時
刻から数えて、データ２信号の立ち上がりエツジが１個
検出されると、端子５よりデータ２信号を反転させた信
号が出力されはじめる。
逆に、ＤＯＵＴ信号をデータ２信号からデータ１信号に
変える場合は、データ選択信号を論理ハイから論理ロウ
にする。第２図のデータ１信号の第９番目の信号の間に
セレクト信号を論理ハイから論理ロウとすると、データ
１信号の第９番目の信号の立ち下がりエツジで、ＤＦＦ
８のＱ出力は論理ロウとなり、第１０番目の信号の立ち
下がりエツジで、ＤＦＦＩＯのＱ出力は論理ロウとなる
。次に、データ２信号の第９番目の信号の立ち上がりエ
ツジで、ＤＦＦＩＩのＱ出力は、論理ロウとなり、そし
て、ＡＮＤゲート１６の出力は論理ロウとなる。
変える場合は、データ選択信号を論理ハイから論理ロウ
にする。第２図のデータ１信号の第９番目の信号の間に
セレクト信号を論理ハイから論理ロウとすると、データ
１信号の第９番目の信号の立ち下がりエツジで、ＤＦＦ
８のＱ出力は論理ロウとなり、第１０番目の信号の立ち
下がりエツジで、ＤＦＦＩＯのＱ出力は論理ロウとなる
。次に、データ２信号の第９番目の信号の立ち上がりエ
ツジで、ＤＦＦＩＩのＱ出力は、論理ロウとなり、そし
て、ＡＮＤゲート１６の出力は論理ロウとなる。
また、データ１信号の第１２番目の信号の立ち下がりエ
ツジでＤＦＦ９の；出力は、論理ハイとなり、ＡＮＤゲ
ート１５にはデータ１信号が出力される。
ツジでＤＦＦ９の；出力は、論理ハイとなり、ＡＮＤゲ
ート１５にはデータ１信号が出力される。
従って、ＤＯＵＴ信号にはデータ１信号が出力される。
即ち、データ選択信号が論理ハイから論理ロウとなる場
合、データ選択信号の論理レベルが変化してから数えて
、データ１信号の立ち下がりエツジを２個検出し、かつ
、この時刻から数えて、データ２信号の立ち上がりエツ
ジを１個検出されるとデータ２の反転信号は端子５より
出力されなくなり、この時刻から数えて、データ１信号
の立ち下がりエツジを１個検出すると、端子５よりデー
タ１信号が出力されはじめる。
合、データ選択信号の論理レベルが変化してから数えて
、データ１信号の立ち下がりエツジを２個検出し、かつ
、この時刻から数えて、データ２信号の立ち上がりエツ
ジを１個検出されるとデータ２の反転信号は端子５より
出力されなくなり、この時刻から数えて、データ１信号
の立ち下がりエツジを１個検出すると、端子５よりデー
タ１信号が出力されはじめる。
つまりデータ選択信号の立ち上がり時には、先に、ＡＮ
Ｄゲート１５をインアクティブ状態にしてから、ＡＮＤ
ゲート１６をアクティブ状態にする。
Ｄゲート１５をインアクティブ状態にしてから、ＡＮＤ
ゲート１６をアクティブ状態にする。
これに必要な最小時間は、データ２信号の論理ロウ区間
の時間となる。また、逆に、データ選択信号の立ち下が
り時には、先に、ＡＮＤゲート１６をインアクティブ状
態にしてから、ＡＮＤゲー）１５をアクティブ状態にす
る。これに必要な最小時間は、データ１信号の論理ハイ
区間の時間となる。
の時間となる。また、逆に、データ選択信号の立ち下が
り時には、先に、ＡＮＤゲート１６をインアクティブ状
態にしてから、ＡＮＤゲー）１５をアクティブ状態にす
る。これに必要な最小時間は、データ１信号の論理ハイ
区間の時間となる。
従って、
ｔ、 ＜ｒｎ＋／２ ・・■
ｔ ２ ＜ ＴＩ＋２／ ２ ・・■ｔ１：イ
ンバータ１２からＤＦＦ９への伝搬時間、ｔ２：インバ
ータ１４からＤＦＦＩＩへの伝搬時間、Ｔ、、：データ
１信号の周期 Ｔ［＋２ ：データ２信号の周期 ■、■式を満たせば、ＤＯＵＴ出力信号に微小６幅のパ
ルスは出力されない。例えば、現在、ＣＭＯＳプロセス
において、製造された回路では、ｔいｔ２は１Ｑｎｓ以
下とすることが可能であるので、データ１．２信号をデ
ユーティ比５０％とすれば、５０Ｍｔ（ｚ程度の入力信
号について、データの選択を行うことが可能である。
ンバータ１２からＤＦＦ９への伝搬時間、ｔ２：インバ
ータ１４からＤＦＦＩＩへの伝搬時間、Ｔ、、：データ
１信号の周期 Ｔ［＋２ ：データ２信号の周期 ■、■式を満たせば、ＤＯＵＴ出力信号に微小６幅のパ
ルスは出力されない。例えば、現在、ＣＭＯＳプロセス
において、製造された回路では、ｔいｔ２は１Ｑｎｓ以
下とすることが可能であるので、データ１．２信号をデ
ユーティ比５０％とすれば、５０Ｍｔ（ｚ程度の入力信
号について、データの選択を行うことが可能である。
実施例２
第５図に、本発明のデータ選択回路の第２の実施例を示
す。本実施例のデータ選択回路は、第１図のものと比較
して、その構成においてＤＦＦＩＯと１１との間に、ク
ロック端子がインバータ１４の出力に接続され、データ
端子がＤＦＦＩＯのＱ出力端子に接続され、Ｑ出力端子
がＤＦＦＩＩのデータ入力端子に接続されたＤＦＦ３３
を具備するところのみ異なる。従って、その他の構成に
ついては説明を省略する。
す。本実施例のデータ選択回路は、第１図のものと比較
して、その構成においてＤＦＦＩＯと１１との間に、ク
ロック端子がインバータ１４の出力に接続され、データ
端子がＤＦＦＩＯのＱ出力端子に接続され、Ｑ出力端子
がＤＦＦＩＩのデータ入力端子に接続されたＤＦＦ３３
を具備するところのみ異なる。従って、その他の構成に
ついては説明を省略する。
本実施例のデータ選択回路においては、第１のシフトレ
ジスタは、ＤＦＦ８により実現され、第２のシフトレジ
スタは、ＤＦＦ９により実現され、第３のシフトレジス
タは、ＤＦＦＩＩおよび３３により実現されている。
ジスタは、ＤＦＦ８により実現され、第２のシフトレジ
スタは、ＤＦＦ９により実現され、第３のシフトレジス
タは、ＤＦＦＩＩおよび３３により実現されている。
上記本発明のデータ選択回路の動作を、第６図に示した
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
ＤＯＵＴ出力信号をデータ１信号からデータ２信号に変
える場合、セレクト信号を論理ロウから論理ハイとする
。第６図のデータ１信号の第２番目の信号の間にセレク
ト信号を論理ロウから論理ハイとすると、データ１信号
の第２番目の信号の立ち下がりエツジでＤＦＦ８のＱ出
力が、論理ハイとなり、第３番目の信号の立ち下がりエ
ツジで、ＤＦＦ９の；およびＤＦＦＩＯのＱ出力はそれ
ぞれ論理ロウ、論理ハイとなり、ＡＮＤゲート１５の出
力は、論理ロウとなる。また、データ２信号の第３番目
の信号の立ち上がりエツジで、ＤＦＦ３３のＱ出力は論
理ハイとなり、さらに、第４番目の信号の立ち上がりエ
ツジで、ＤＦＦＩＩのＱ出力は論理ハイとなり、そして
、ＡＮＤゲート１６の出力は、データ２信号の反転信号
となる。従って、ＤＯＵＴ信号には、データ２信号の反
転信号が出力される。
える場合、セレクト信号を論理ロウから論理ハイとする
。第６図のデータ１信号の第２番目の信号の間にセレク
ト信号を論理ロウから論理ハイとすると、データ１信号
の第２番目の信号の立ち下がりエツジでＤＦＦ８のＱ出
力が、論理ハイとなり、第３番目の信号の立ち下がりエ
ツジで、ＤＦＦ９の；およびＤＦＦＩＯのＱ出力はそれ
ぞれ論理ロウ、論理ハイとなり、ＡＮＤゲート１５の出
力は、論理ロウとなる。また、データ２信号の第３番目
の信号の立ち上がりエツジで、ＤＦＦ３３のＱ出力は論
理ハイとなり、さらに、第４番目の信号の立ち上がりエ
ツジで、ＤＦＦＩＩのＱ出力は論理ハイとなり、そして
、ＡＮＤゲート１６の出力は、データ２信号の反転信号
となる。従って、ＤＯＵＴ信号には、データ２信号の反
転信号が出力される。
即ち、データ選択信号が論理ロウから論理ハイとなる場
合、データ選択信号の論理レベルが、変化してから数え
てデータ１信号の立ち下がりエツジが、２個検出される
と、データ１信号は端子５より出力されなくなり、この
時刻から数えてデータ２信号の立ち上がりエツジが２個
検出されると、端子５よりデータ２信号を反転させた信
号が出力されはじめる。
合、データ選択信号の論理レベルが、変化してから数え
てデータ１信号の立ち下がりエツジが、２個検出される
と、データ１信号は端子５より出力されなくなり、この
時刻から数えてデータ２信号の立ち上がりエツジが２個
検出されると、端子５よりデータ２信号を反転させた信
号が出力されはじめる。
逆に、ＤＯＵＴ信号をデータ２信号からデータ１信号に
変える場合は、データ選択信号を論理ハイから論理ロウ
にする。第２図のデータ１信号の第９番目の信号の間に
セレクト信号を論理ハイから論理ロウとすると、データ
１信号の第９番目の信号の立ち下がりエツジで、ＤＦＦ
８のＱ出力は論理ロウとなり、第１０番目の信号の立ち
下がりエツジで、ＤＦＦＩＯのＱ出力は論理ロウとなる
。次に、データ２信号の第９番目の信号の立ち上がりエ
ツジで、ＤＦＦ３３の０出力は論理ロウとなり、第１０
１番目の信号の立ち上がりエツジで、ＤＦＦＩＩのＱ出
力は、論理ロウとなり、そしてＡＮＤゲート１６の出力
は論理ロウとなる。また、データ１信号の第１３番目の
信号の立ち下がりエツジでＤＦＦ９の；出力は、論理ハ
イとなり、ＡＮＤゲート１５には、データ１信号が出力
される。従って、ＤＯＵＴ信号上はデータ１信号が出力
される。即ちデータ選択信号が論理ハイから論理ロウと
なる場合、データ選択信号の論理レベルが変化してから
数えて、データ１信号の立ち下がりエツジを２個検出し
、かつ、この時刻から数えてデータ２信号の立ち上がり
エツジが２個検出されると、ブーツ２０反転信号は端子
５より出力されなくなり、また、この時刻から数えて、
データ１信号の立ち下がりエツジを１個検出すると、端
子５よりデータ１信号が出力されはじめる。
変える場合は、データ選択信号を論理ハイから論理ロウ
にする。第２図のデータ１信号の第９番目の信号の間に
セレクト信号を論理ハイから論理ロウとすると、データ
１信号の第９番目の信号の立ち下がりエツジで、ＤＦＦ
８のＱ出力は論理ロウとなり、第１０番目の信号の立ち
下がりエツジで、ＤＦＦＩＯのＱ出力は論理ロウとなる
。次に、データ２信号の第９番目の信号の立ち上がりエ
ツジで、ＤＦＦ３３の０出力は論理ロウとなり、第１０
１番目の信号の立ち上がりエツジで、ＤＦＦＩＩのＱ出
力は、論理ロウとなり、そしてＡＮＤゲート１６の出力
は論理ロウとなる。また、データ１信号の第１３番目の
信号の立ち下がりエツジでＤＦＦ９の；出力は、論理ハ
イとなり、ＡＮＤゲート１５には、データ１信号が出力
される。従って、ＤＯＵＴ信号上はデータ１信号が出力
される。即ちデータ選択信号が論理ハイから論理ロウと
なる場合、データ選択信号の論理レベルが変化してから
数えて、データ１信号の立ち下がりエツジを２個検出し
、かつ、この時刻から数えてデータ２信号の立ち上がり
エツジが２個検出されると、ブーツ２０反転信号は端子
５より出力されなくなり、また、この時刻から数えて、
データ１信号の立ち下がりエツジを１個検出すると、端
子５よりデータ１信号が出力されはじめる。
つまり、データ選択信号の立ち上がり時には、実施例１
と同様、先にＡＮＤゲート１５をインアクティブ状態に
してから、ＡＮＤゲート１６をアクティブ状態にする。
と同様、先にＡＮＤゲート１５をインアクティブ状態に
してから、ＡＮＤゲート１６をアクティブ状態にする。
これに必要とする最小時間はデータ２信号の論理ロウ区
間と１周期を合わせた時間となる。逆にデータ選択信号
の立ち下がり時には、実施例１と同様、先に、ＡＮＤゲ
ート１６をインアクティブ状態にしてから、ＡＮＤゲー
ト１５をアクティブ状態にする。これに必要とする最小
時間は、データ１信号か論理ハイの区間の時間となる。
間と１周期を合わせた時間となる。逆にデータ選択信号
の立ち下がり時には、実施例１と同様、先に、ＡＮＤゲ
ート１６をインアクティブ状態にしてから、ＡＮＤゲー
ト１５をアクティブ状態にする。これに必要とする最小
時間は、データ１信号か論理ハイの区間の時間となる。
従って、
ｔ、＜ Ｔｏｔ ・・■
ｔ ２ ＜ Ｔｎａ／ ２ ・・■（ｔ＋ 、
ｔ２ 、Ｔｏｔ、ＴＤ２について、実施例１のところを
参照） ００式を満たせば、実施例１の場合と同様に、ＤＯＵＴ
出力端子に、微小幅のパルスは出力されない。
ｔ２ 、Ｔｏｔ、ＴＤ２について、実施例１のところを
参照） ００式を満たせば、実施例１の場合と同様に、ＤＯＵＴ
出力端子に、微小幅のパルスは出力されない。
発明の効果
以上詳述のように、本発明のデータ選択回路は、動作が
不安定な遅延回路を必要としないので、選択データを切
り換える際に、微小幅のパルスが発生することなく、確
実にデータを切り換えることが可能である。
不安定な遅延回路を必要としないので、選択データを切
り換える際に、微小幅のパルスが発生することなく、確
実にデータを切り換えることが可能である。
第１図は、本発明のデータ選択回路の一例の回路図であ
り、 第２図は、第１図のデータ選択回路の動作のタイミング
チャートであり、 第３図は、従来のデータ選択回路の回路図であり、 第４図は、第３図のデータ選択回路の動作のタイミング
チャートであり、 第５図は、本発明のデータ選択回路の第２の実施例の回
路図であり、 第６図は、第５図のデータ選択回路の動作のタイミング
チャートである。 〔主な参照番号〕 １．３・・データ入力端子、 ２・・セレクト信号入力端子、 ４・・７５丁信号入力端子、 ５・・ＤＯＵＴ信号出力端子、 ６・・データ１検出回路、 ７・・データ２検出回路、 ８、 ９．１０．１１．２０．３３ ・・Ｄ型フリップフロップ、 １２、 １３． １４． １８．２４．２５．２６・・
インバータ、１５、 １６． ２１． ２２・ ・ＡＮ
Ｄゲート、１７、 ２３． ３１・ ・ＮＯＲゲート、
２７、２８・・抵抗、 ２９．３０・３２・・遅延回
路 ・コンデンサ、
り、 第２図は、第１図のデータ選択回路の動作のタイミング
チャートであり、 第３図は、従来のデータ選択回路の回路図であり、 第４図は、第３図のデータ選択回路の動作のタイミング
チャートであり、 第５図は、本発明のデータ選択回路の第２の実施例の回
路図であり、 第６図は、第５図のデータ選択回路の動作のタイミング
チャートである。 〔主な参照番号〕 １．３・・データ入力端子、 ２・・セレクト信号入力端子、 ４・・７５丁信号入力端子、 ５・・ＤＯＵＴ信号出力端子、 ６・・データ１検出回路、 ７・・データ２検出回路、 ８、 ９．１０．１１．２０．３３ ・・Ｄ型フリップフロップ、 １２、 １３． １４． １８．２４．２５．２６・・
インバータ、１５、 １６． ２１． ２２・ ・ＡＮ
Ｄゲート、１７、 ２３． ３１・ ・ＮＯＲゲート、
２７、２８・・抵抗、 ２９．３０・３２・・遅延回
路 ・コンデンサ、
Claims (1)
- 【特許請求の範囲】 非同期の２つの入力信号の内いずれか一方を外部からの
制御信号で選択し、出力するデータ選択回路において、 第１の入力信号をサンプリングクロックとして前記制御
信号をシフトする第１のシフトレジスタと、 前記第１の入力信号をサンプリングクロックとして前記
第１のシフトレジスタの出力をシフトして、第１の入力
信号を出力するか否かを制御する第１の制御信号として
出力する第２のシフトレジスタと、 第２の入力信号を、サンプリングクロックとして、前記
第１のシフトレジスタの出力信号をシフトして、前記第
２の入力信号を出力するか否かを制御する第２の制御信
号として出力し、同時に前記第２のシフトレジスタが前
記信号を出力するか否かを制御する第３の制御信号を出
力する第３のシフトレジスタと、 前記第１及び第２の入力信号と前記第１及び第２の制御
信号とを受けて、前記第１の制御信号がアクティブの場
合には前記第１の入力信号を選択して出力し、前記第２
の制御信号がアクティブの場合には前記第２の入力信号
を選択して出力する選択出力回路と を具備することを特徴とするデータ選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334212A JPH02180421A (ja) | 1988-12-29 | 1988-12-29 | データ選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334212A JPH02180421A (ja) | 1988-12-29 | 1988-12-29 | データ選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180421A true JPH02180421A (ja) | 1990-07-13 |
Family
ID=18274797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334212A Pending JPH02180421A (ja) | 1988-12-29 | 1988-12-29 | データ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321314A (ja) * | 1991-04-20 | 1992-11-11 | Nec Corp | 選択回路 |
-
1988
- 1988-12-29 JP JP63334212A patent/JPH02180421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321314A (ja) * | 1991-04-20 | 1992-11-11 | Nec Corp | 選択回路 |
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