JPH02181257A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は電子計算機等の情報処理装置に係り、特にアナ
ログ計算機やニューラルネット等の並列度の高い処理を
行なう情報処理装置に関する。

【従来の技術１ いわゆるアナログ計算機と呼ばれるものは、複数個の加
算器や積分器等の機能ブロックを持ち、各機能ブロック
は他の機能ブロックから出力される信号を直接もしくは
乗算機能を持った係数器や正負反転器等を介して受ける
。そして、各機能ブロックは受けた信号に加算や積分等
の演算を施して自分の出力値を決定し、他の機能ブロッ
クに出力する。どの機能ブロックの出力をどの機能ブロ
ックに入力し、係数器の数値等をどうするかは、通常は
適用する問題に応じて人手によって決める。 また、いわゆるニューラルネットと呼ばれるものは１例
えば第２図に示すように複数個の細胞体や樹状突起と呼
ばれる機能ブロック１００を持ち、各機能ブロックはそ
れぞれ他の機能ブロックから出力される信号をシナプス
と呼ばれる係数器１０１を介して受ける。そして、各機
能ブロックはその信号の総和を計算して自分め内部値を
決定し、その内部値に応じた信号を他の機能ブロックへ
出力するようになっている。どの係数器の係数をどのよ
うにするかは、通常は学習と呼ばれる過程を通じて自動
的に決定される。このようなニューラルネットの例が１
日経エレクトロニクス誌１９８７年８月１０日号（Ｎｏ
、４２７）　（７）１１５頁から１２４頁に紹介されて
いる。また１日経マイクロデバイセス誌１９８８年７月
号の７２頁から７８頁には、ディジタル回路によって構
成されたニューラルネットが紹介されている。ディジタ
ル回路は集積化するのが容易であり、また、素子のバラ
ツキやノイズに対して強いため精度を上げることも容易
である。しかしながら、ディジタル回路はアナログ回路
に比べて部品数が多くなる。 このため、−船釣にはパルスコードで表現される数値を
、この例ではパルス数によって表現し回路の簡略化を図
っている。 【発明が解決しようとする課題］ ところで、アナログ計算機やニューラルネットによって
より複雑な情報処理をさせようとすると、加算器や積分
器等の機能ブロックの数を増やすことが必要になる。す
ると、各機能ブロック同士を接続する配線や係数器等の
数も増えることになる。 機能ブロックの個数をＮとすると、機能ブロックから機
能ブロックへの接続個所はＮＸ（Ｎ−４）個有ることに
なり、機能ブロックの個数の２乗にほぼ比例した物量の
配線や係数器等が必要になる。 従って、機能ブロックの個数をある程度以上多くすると
、ハードウェアの量が飛躍的に増加するため、事実上は
実現不可能になる。特にディジタル回路を使って集積化
しようとした場合、係数器等を構成する素子が多いため
、この問題は一層深刻になる。また、数値をパルス数で
表現することによってハードウェアの量を節減しようと
すると、１０進で３桁程度の数値でも、これを表現する
ために必要な時間は、パルスコードで表現したときの約
１０００倍となり、処理時間が非常に長くなる。 本発明の目的は、ニューラルネットやアナログ計算機に
おいて、機能ブロックの個数を増やしてもハードウェア
の量が飛昭的には増加しない情報処理装置を提供するこ
とにある。 【課題を解決するための手段】 本発明は、第１図に示すように各機能ブロック１００の
出力を共通に伝送するためのデータバス１１１を設け、
各機能ブロック１００同士の間のデータのやりとりはこ
のデータバス１１１を介して時分割で行なうようにした
ものである。出力が競合しないようにするために、各機
能ブロック毎にアドレスを割り当て、タイミング発生装
置１２０からアドレスバス１１２を介して送られてくる
アドレス信号によって自分のアドレスが指定された機能
ブロックのみデータバス１１１に信号を出力し、その他
の機能ブロックはその時にアドレスが指定されている機
能ブロックからの信号としてデータバス１１１上の情報
を受は取る。そして、タイミング発生装置１２０によっ
てアドレスを順次変更していく。 １作用】 このようにすれば、アドレスが一巡する間に任意の機能
ブロックから任意の機能ブロックへ信号を伝送すること
ができる。また、信号を受ける側は、多数の相手に対し
て係数器１０１等を共用できるため、これらの回路の物
量と機能ブロックの個数の関係は比例となり、機能ブロ
ック数の増加によって飛躍的にハードウェアの量が増加
することはない。 【実施例］ 以下、第１図および第３図を用いて本発明の一実施例を
説明する。第１図は全体構成の主要部を示したものであ
り、１００は機能ブロック、１０１は係数器、１０２は
時分割制御回路。 １１１はデータバス、１１２はアドレスバス、１１３は
クロックバス、１２０はタイミング発生装置である。ま
た、第３図は機能ブロック１００゜係数器１０１．およ
び、時分割制御回路１０２が構成する部分の１つを更に
詳しく示したものである。第３図に示すように、機能ブ
ロック１００は、加算器３０１とランチ回路３０２，３
０３、および、トライステート出力のバッファ回路３０
４から構成され、係数器１０１は乗算器３１１により構
成され、時分割制御回路１０２はアドレスデコーダ３２
１，３２２とメモリ回路３２３から構成される。 アドレスデコーダ３２１はアドレスバス１１２を介して
送られてくるアドレス信号が一巡したことを検出するた
めのものであり、アドレスデコーダ３２２はアドレス信
号がこの機能ブロックを指すものであるかどうかを判断
するためのものである。すなわち１機能ブロック１００
の個数をＮとした時、機能ブロック１００と係数器１０
１と時分割制御回路１０２が構成する各粗筋に、例えば
１．２，３．・・・、Ｎのアドレスを割り当て、アドレ
ス信号を、０，１，２，３．−、Ｎ、０，１゜２．３．
・・・のように繰り返す。ここで、０はどの機能ブロッ
クにも割り当てないアドレスであり。 アドレス信号が一巡したことを検出するためのアドレス
である。そして、アドレス信号がＯの時には全ての時分
割制御回路１０２内のアドレスデコーダ３２１が選択さ
れたことを示す信号を出力する。また、アドレス信号が
０以外の時には、そのアドレスが割り当てられた時分割
制御回路内のアドレスデコーダ３２２のみが選択された
ことを示す信号を出力し、それと対をなす機能ブロック
内のバッファ回路３０４が活性化されてデータバス１１
１に信号を出力する。それ以外の機能ブロックではバッ
ファ回路３０４の出力は高抵抗状態になっている。 また、メモリ回路３２３は、それと対をなす機能ブロッ
クと他の機能ブロックの間の結合係数を記憶させておく
ためのものであり、その時のアドレス信号が指す機能ブ
ロックからの出力を上記対をなす機能ブロックへ入力す
る時の結合係数を出力する。この時、そのアドレス信号
が指す機能ブロックからの出力がデータバス１１１に乗
っているため、乗算器３１１はその機能ブロックからの
信号と結合係数の積を出力することになり、その結果が
加算器３０１に加えられる。この時、クロックバス１１
３を介してクロック信号が加えられると、ラッチ回路３
０２に累積されたそれまでの加算結果と乗算器３１１の
出力との和が新たな累積結果としてラッチ回路３０２に
記憶される。従って、アドレス信号が一巡すると、全て
の機能ブロックからの出力を結合係数で重み付けして加
算した結果がラッチ回路３０２の出力として得られるこ
とになる。そして、その時のラッチ回路３０２の出力を
ラッチ回路３０３に記憶してアドレス信号が次に一巡す
るまでの間のこの機能ブロックの内部値とする。なお、
アドレスが一巡する毎にラッチ回路３０２の内容をリセ
ットすればこの機能ブロックはアナログ計算機で言うと
ころの加算器として動作し、リセットせずに累積してい
けば積分器として動作する。なお、アドレスデコーダ３
２１および３２２の具体的な一例を第４図に示す。第４
図（ａ）はアドレスデコーダ３２１として使用するもの
であり、入力が全て０、すなねちアドレス信号が０を示
している時にのみ出力がハイレベルとなり、その他の時
にはローレベルとなる。また第４図（ｂ）はアドレスデ
コーダ３２２として使用するものであり、アドレス信号
が自分に指定されたアドレ不を示している時にのみ出力
がハイレベルとなり、その他の時にはローレベルとなる
。ここで、アドレス信号のどのビットにインバータを入
れるかによって、任意のアドレスを設定することができ
る。 以上述べたように、本実施例によれば、第２図の従来例
では機能ブロック毎に他の機能ブロックの数だけ必要で
あった係数器１０１の数を、１機能ブロック当たり１個
に低減することができる。 また、本実施例によれば、従来は機能ブロック毎に他の
機能ブロックの数だけ必要であった加算器３０１の数を
、１機能ブロック当たり１個に低減することができる。 従って、従来は物量節減のためにパルス数で表現されて
いた数値をパルスコードで表現することが可能となり、
−船釣に時分割処理を行った時に問題となる処理時間の
増大を、打ち消すことが出来る。 次に、この装置をアナログ計算機として使用する方法に
ついて、更に具体的に説明する。例として、 ｔ なる連立微分方程式を解く場合を説明する。この場合に
は、第１図に示す機能ブロック１００と係数器１０１と
時分割制御回路１０２の組は２組使用し、一方のアドレ
スを１、他方を２とする。また、機能ブロック１００は
両方共積分器として使用するため、その内部のラッチ回
路３０２は計算の途中ではリセットしない。そして、ア
ドレス１側の機能ブロックの出力をＸ、アドレス２側の
機能ブロックの出力をＹと定義する。すると、機能ブロ
ックすなわち積分器の入力は出力を微分したものである
から、それぞれ に相当する。従って、係数器１０１を介して機能ブロッ
ク１００に加えられる信号が、それぞれ（１）式または
（２）式の右辺に相当するようにすればよい。すなわち
、積分計算の時間の刻みをτとした時、メモリ回路３２
３の記憶内容として、アドレス１側のメモリの０番地に
は０．１番地にはτａ、２番地にはτｂ、アドレス２側
のメモリの０番地にはＯ１１番地にはτＣ５２番地には
τｄをそれぞれ記憶させておく。そして、各ラッチ回路
３０２にそれぞれＸ、Ｙの初期値をセラｊ・すれば準備
完了である。計算の動作は、第５図に示すように、アド
レスバス１１２には各フレーム毎に０．１，２，０，１
，２，０，１．・・・、と繰り返すアドレス信号を、ク
ロックバス１１３には各フレーム内に１パルスずつのク
ロック信号を、りィミング発生装置１２０から出力する
ことにより行なう。すると、第１のフレームでは、アド
レス信号がＯであるから第３図のメモリ回路３２３の出
力は両方共Ｏとなる。従って、乗算器３１１の出力も両
方共Ｏとなり、加算器３０１の出力はラッチ回路３０２
の出力すなわちＸまたはＹの初期値に等しくなる。この
時にラッチ回路３０２にクロック信号が入ってもＸ、Ｙ
の初期値を保持したままである。一方、ラッチ回路３０
３は、このフレームのクロック信号によってラッチ回路
３０２の出力すなわちＸ、Ｙの初期値を取り込む。次に
第２のフレームに移ると、アドレス信号が１となるから
アドレス１側のバッファ回路３０４が活性化され、デー
タバス１１１にはアドレス１側のラッチ回路３０３の出
力すなわちＸの初期値が出力される。また、アドレス信
号が１であるから、メモリ回路３２３の出力はアドレス
１側はτａ、アドレス２側はτＣとなり、乗算器３１１
の出力はそれぞれでａＸ、τｃＸとなる。従って、加算
器３０１の出力は、それぞれＸ＋τａＸ、Ｙ＋ｔｃＸと
なり、このフレーム内のクロック信号によってラッチ回
路３０２にはこの値が取り込まれる。 なお、このフレームではラッチ回路３０３にはクロック
信号が加わらないため、ラッチ回路３０３はそれぞれ元
のＸ、Ｙを保持したままである。次に第３のフレームに
移ると、アドレス信号は２となり、データバスにはＹの
、初期値が出力され、メモリ回路３２３の出力はそれぞ
れτｂ、τｄとなる。すると、加算器３０１の出力値は
ラッチ回路３０２の出力値にそれぞれτｂｙまたはτｄ
Ｙが加算されて、Ｘ＋τ（ａＸ＋ｂＹ）。 Ｙ＋ｒ　（ｃＸ＋ｄＹ）となる。（１）、（２）式から
明らかなように、この値は初期状態から微小時間τ後の
Ｘ、Ｙの値となる。そして、このフレームではこの値が
ラッチ回路３０２に取り込まれ、第４のフレームではこ
の値が新たなＸ、Ｙとしてラッチ回路３０３に取り込ま
れる。以下、同様の計算を繰り返す。これにより、上記
連立微分方程式（１）、（２）を時間での刻みで解くこ
とができる。τを小さくすることにより、計算に要する
時間は増加するが計算の精度を上げることができる。 また、アナログ計算機で言うところの加算器が必要な時
には、アドレス信号が０となるフレームにおいて、ラッ
チ回路３０３に新しい値を書き込むと共にラッチ回路３
０２の値をリセットする（０にする）ことにより、機能
ブロック１００を加算器として動作させることができる
。従って、そのリセット信号を出すか否かを制御するこ
とによって、同一の回路を積分器として使用することも
加算器として使用することもできる。また、乗算器３１
１や加算器３０１は補数表現等によって負数も扱えるよ
うにしておくことは言うまでもない。 また、積分時間の刻みτを小さく取れば、ラッチ回路３
０３は必ずしも必要ではない。 なお、以上述べたアナログ計算機は、回路自体はディジ
タル回路で出来ているが、方程式を解く原理は従来のア
ナログ計算機と同じである。従って、ドリフト等のよう
にアナログ回路に起因する不安定性は無くなるが、正帰
還を含む場合等のようにアナログ計算機の原理に起因す
る不安定性については注意する必要がある。また、従来
のアナログ計算機では、回路自体もアナログ回路であっ
たため、３桁以上の精度を実現しようとすると途端に高
価になり、数桁以上の精度を実現するのは非現実的であ
った。しかし、本発明によれば回路自体はディジタル回
路であるため、ビット数さえ増やせば簡単に精度を上げ
ることが出来る。また。 ディジタル回路であるので集積化も容易である。 また、従来は機能ブロック同士の結線はパッチボード等
を使って人手で行なっていたため、コネクタ部分の集積
化も難しく機能ブロックの数はせいぜい画側以下が限度
であった。しかし本発明によれば、機能ブロック同士の
結線は結線情報をメモリに書き込むだけで行なえるため
、この部分の集積化も容易であり、また、必要に応じて
結線情報を磁気ディスク等の記憶媒体に保存したり、デ
ィジタル計算機で自動的に生成した結線情報を自動的に
書き込むこともできる。また、本発明の計算機の原理は
アナログ計算機と同じであるため、複数の機能ブロック
が同時に動作することになる。 従って、ディジタル計算機と比べて、変数の個数が多い
連立方程式を解く場合等には計算時間の点で有利である
。 次に、この装置をニューラルネットとして使用する場合
について説明する。この場合、第３図に示した回路全体
がいわゆるニューロンと呼ばれる単位１個に相当し、係
数器１０１が他のニューロンからの信号を受けるいわゆ
るシナプスに、加算器３０１とラッチ回路３０２の構成
する部分がシナプスの受けた信号を加算するいわゆる樹
状突起にそれぞれ相当する。各シナプスの重み付けは、
メモリ回路３２３に重み係数を記憶させることによって
行う。重み係数が負の時は抑制性、正の時は興奮性の信
号として作用し、絶対値が大きくなるほど重みが大きく
なる。従って、このメモリ３２３の内容を書き換えるこ
とによっていわゆる学習と呼ばれる操作が可能である。 なお、アナログ計算機の場合には、ラッチ回路３０２の
出力が表わす数値をそのまま（もしくは下位のビットを
切り捨てただけで）その機能ブロックの出力値とするが
、ニューラルネットの場合には で表わされるシグモイド関数か、または、これを折線で
近似した なる関数によって数値変換した結果をそのニューロンの
出力値とする。この数値変換を行なう回路はラッチ回路
３０２とラッチ回路３０３の間、もしくは、ラッチ回路
３０３とバッファ回路３０４の間のいずれかに挿入する
。ここで、（４）式の折線の関数によって数値変換する
回路は、例えば第６図（ａ）に示すような構成によって
実現できる。第６図（ａ）において、６１０は入力端、
６１１は出力端である。また、比較器６０１゜６０２、
乗算器６０３、セレクタ６０４，６０５、加算器６０６
の入力の片側には、それぞれ数値ａ。 −ａ、１／２ａ、１，０．１／２を表わす信号を接続す
る。すると、入力端６１０に加えられる入力信号の表わ
す数値が８以上の時には比較器６０１がセレクタ６０４
を制御して出力端６１１には数値１を表わす信号が出力
される。また、入力信号の表わす数値が−ａ以下の時に
は比較器６０２がセレクタ６０５を制御して出力端６１
１には数値０を表わす信号が出力される。また、入力信
号の表わす数値が−ａとａの間にある時には、乗算器６
０３と加算器６０６を通った信号が出力端６１１に出力
される。従って、第６図（ａ）の回路によって（４）式
の関数による数値変換を実現することができる。なお、
（３）式のシグモイド関数やその他の複雑な関数による
数値変換を実現したいときには、第６図（ｂ）のように
メモリ回路を使うのが容易である。この場合、入力値に
対する出力値をあらかじめ計算しておいて、メモリ回路
内のその人力信号が表わすアドレスに記憶させ、使用時
は入力信号をアドレスとして読み出したデータを出力値
として使う。このようにすれば、どんな複雑な関数によ
る数値変換でも実現することができる。以上説明したよ
うに、第１図の装置はニューラルネットとして使用する
こともできる。 ところで、独立変数の多い方程式を解いたり、複雑な情
報処理を行なう場合、多数の機能ブロックが必要になる
。すると、第１図のような接続方法ではデータバス１１
１やアドレスバス１１２、タロツクバス１１３に付く負
荷が大きくなって迅区動が困難になる。第７図はこれを
避けるための一実施例である。第７図において、７０１
〜７０６はそれぞれが複数の機能ブロックを有する機能
ブロック群である。その中の接続は第１図と同様であり
、１１１，１１２，１１３はそれぞれデータバス、アド
レスバス、クロックバスである。また、７１１．７１２
，７１３はそれぞれ上位のデータバス、上位のアドレス
バス、上位のクロックバスである。アドレス信号および
クロック信号は、タイミング発生装置１２０からそれぞ
れ上位のアドレスバス７１２または上位のクロックバス
７１３に出力され、駆動回路７２２または７２３を介し
てアドレスバス１１２またはクロックバス１１３に供給
される。第７図の場合にも、各機能ブロック１００に対
してそれぞれ異なるアドレスが指定され、あるアドレス
信号が指す機能ブロックはこの中から一意的に決まる。 また、データ信号の方は、アドレス信号によって制御さ
れる双方向性の駆動回路７５１〜７５６を介して上位の
データバス７１１に接続される。そして、アドレス信号
が指す機能ブロックを含む機能ブロック群（７０１〜７
０６の内のいずれか１つ）と対をなす双方向性の駆動回
路（７５１〜７５６の内のいずれか１つ）のみ下位のデ
ータバス１１１上の信号を上位のデータバス７１１側に
送出し、その他の双方向性の駆動回路は上位のデータバ
ス７１１上の信号を下位のデータバス１１１側に送出す
る。従って、第７図の場合にもアドレス信号によって指
定された機能ブロックの出力が全機能ブロックに一斉に
伝えられることになる。なお、更に機能ブロックの数を
増やしたい時には、更に上位のデータバスやアドレスバ
ス、クロックバスを設け、第７図の回路全体（但し、タ
イミング発生装置１２０の部分を除く）を１つの機能ブ
ロック群として、もう−股上の階層構造を設けることも
できる。このように階層構造を深くしていくことにより
、データバス等に接続される負荷の上限値をある一定値
以下に保ったまま機能ブロックの個数を増やしていくこ
とができる。なお、双方向性の駆動回路を上述のように
制御するためには、例えばアドレス信号の上位のビット
が機能ブロック群を指定し下位のビットが個々の機能ブ
ロックを指定するようにアドレスを決めておき、上位の
ビットのみを第４図に示したようなアドレスデコーダに
加えて制御信号を得ることにより実現できる。 ところで、機能ブロックの個数を増やした時のもう１つ
の問題は、処理時間の増加である。すなわち、本発明の
装置ではアドレス信号が一巡する毎に計算の１ステツプ
が進行するが、機能ブロックの個数が多くなるとアドレ
ス信号の上限値も大きくなり、アドレス信号が一巡する
のに要する時間が長くなる。これは、全ての機能ブロッ
クを他の全ての機能ブロックと接続しようとすると避け
られない問題であるが、接続する範囲をある程度限定し
ても実用上は問題無い場合が多い。例えば、熱拡散の方
程式を解いである物体の各部の温度の変化を求めようと
した場合、その物体上の各点の瞬時的な温度変化はその
近傍の点の温度の影響を受けるが遠く離れた点の温度は
直接は影響しない。 そのほか電磁波の伝播等、多くの物理量の瞬時的な変化
は着目している点の近傍の状況のみに影響され遠く離れ
た点の状況は直接は影響しない。従って５少なくとも本
発明の装置をアナログ計算機として使用する場合、各機
能ブロックが論理的にその近くにある機能ブロックと接
続できれば実用上は殆ど問題無い。この点を考慮して処
理時間を短縮した構成の一実施例を第８図に示す。 第８図において、７０１〜７０６は第７図と同様の機能
ブロック群である。また、アドレス信号およびクロック
信号をタイミング発生装置１２０から上位のアドレスバ
ス７１２または上位のクロックバス７１３に供給し、更
に駆動回路７２２または７２３を介してアドレスバス１
１２またはクロックバス１１３に供給するのも第７図の
場合と同様である。第８図の回路が第７図の回路と異な
る点は、データバス１１１の接続方法にある。すなわち
、各データバス１１１は双方向性の駆動回路８５１〜８
５６を介して両隣のデータバスとのみ接続される。そし
て、双方向性の駆動回路は、アドレス信号によって指定
された機能ブロックを含む機能ブロック群から両隣の機
能ブロック群へのみ信号を伝達する。例えば、第８図の
機能ブロック群７０２内の斜線を施した機能ブロック１
００が指定された時は、双方向性の駆動回路８５２は機
能ブロック群７０２から機能ブロック群７０１へ、８５
３は機能ブロック群７０２から機能ブロック群７０３へ
、それぞれ信号を伝達する。そして、双方向性の駆動回
路８５１および８５４はいずれの方向へも信号を伝達し
ない。双方向性の駆動回路を、互いに入力側と出力側を
接続した２個のトライステート出力のバッファ回路によ
り構成すれば、このような制御は可能である。 そしてこの場合、アドレス信号により指定された機能ブ
ロックの出力は、機能ブロック群７０１゜７０２．７０
３内の各機能ブロックには伝送されるが、機能ブロック
群７０４，７０５，７０６には伝送されない。そこで、
機能ブロック群７０５内の機能ブロックのうちの１つ（
例えば、第８図の機能ブロック群７０５内の斜線を施し
た機能ブロック）にも同じアドレスを指定すれば、同じ
アドレス信号によってその機能ブロックの出力を機能ブ
ロック群７０４，７０５，７０６内の各機能ブロックに
伝送することができる。同様に、機能ブロック群７０１
内の機能ブロックと機能ブロック群７０４内の機能ブロ
ックに同じアドレスを指定すれば、機能ブロック群７０
１内の機能ブロックの出力が機能ブロック群７０１，７
０２゜７０６内の機能ブロックに伝送されている間に、
機能ブロック群７０４内の機能ブロックの出力を機能ブ
ロック群７０３，７０４，７０５内の機能ブロックに伝
送することができる。同様に、機能ブロック群７０３内
の機能ブロックと機能ブロック群７０６内の機能ブロッ
クに同じアドレスを指定すれば、それぞれ機能ブロック
群７０２゜７０３．７０４の間で伝送する間に、機能ブ
ロック群７０５，７０６，７０１の間でも伝送すること
ができる。以上のようにすれば、アドレス信号の上限値
は機能ブロックの総数に関わらず、常に１個の機能ブロ
ック群に含まれる機能ブロックの数の３倍となる。従っ
て、アドレス信号が一巡するのに要する時間も、機能ブ
ロックの総数に関わらず一定となる。なお、ここまでの
説明は両隣の機能ブロック群にのみデータを伝送する場
合について述べたが、双方向性の駆動回路の制御の方法
を変更すれば、両隣と更にその隣の計５個の機能ブロッ
ク群にまで伝送することもできる。その場合には、アド
レス信号の上限値は１個の機能ブロック群に含まれる機
能ブロックの数の５倍となるが、１個の機能ブロックか
ら直接データを伝送できる機能ブロックの数は５／３倍
になる。また、１個の機能ブロック群に含まれる機能ブ
ロックの数を増やしたいときには、第７図の回路全体（
但し、タイミング発生装置１２０の部分を除く）を１個
の機能ブロック群として、第８図の機能ブロック群７０
１〜７０６のそれぞれをこれと置き換えた構成にすれば
よい。また、第７図の場合と同様に更にその下の階層を
設けることも可能である。 また、第８図は１次元的に近くにある機能ブロック同士
を接続したものであるが、２次元的に近くにある機能ブ
ロック同士を接続したような構成も考えられる。その一
実施例を第９図に示す。ただし、第９図には機能ブロッ
ク群の枠とデータバスおよび双方向性の駆動回路のみを
記載し、機能ブロック群内の詳細やアドレスバスやクロ
ックバスおよびタイミング発生装置等については第７図
や第８図と同様であるためその記載は省略した。 第９図における双方向性の駆動回路の制御は、ある機能
ブロック群内の機能ブロックのアドレスが指定されたと
き、その機能ブロック群を含む列から両隣の列にデータ
を伝送し、かつ、その機能ブロック群を含む行から両隣
の行にデータを伝送するように行なう。これにより、例
えば第９図の機能ブロック群７０５内の機能ブロックが
指定されたとき、７０１〜７０９の機能ブロック群内に
ある機能ブロックにデータが伝送される。以上のように
すれば、２次元的に近くにある機能ブロック同士を接続
することができ、る。 ［発明の効果］ 以上述べたように、本発明によれば１機能ブロックの個
数を増やしてもハードウェアの量が飛躍的には増加しな
いアナログ計算機やニューラルネットを実現することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は従来
例の構成図、第３図は本発明に使用する機能ブロックと
係数器および時分割制御回路の部分の一実施例を示す構
成図、第４図（ａ）、（ｂ）はそれぞれ更にその中のア
ドレスデコーダの−実流側を示す構成図、第５図は本発
明の詳細な説明するためのタイミング図、第６図（ａ）
、（ｂ）はそれぞれ本発明をニューラルネットとして使
用する時に必要な関数変換回路の一実施例を示す構成図
、第７図〜第９図はそれぞれ本発明の他の実施例を示す
構成図である。 符号の説明 １００・・・機能ブロック、１０１・・・係数器、１０
２・・・時分割制御回路、１１１・・・データバス、１
１２・・・アドレスバス、１１３・・・クロッグバス、
７０１〜７０９・・・機能ブロック群、７１１・・・上
位のデータバス、７１２・・・上位のアドレスバス、７
１３・・・上位のクロックバス、７５１〜７５６゜８５
１〜８５６・・・双方向性の駆動回路である。 第 第４図 （ａ） （ｂ） 第５図 第６図 （、） （ｂ）

Claims (11)

【特許請求の範囲】
1. １．記憶機能を備えた第１の回路と乗算機能を備えた第
   ２の回路と加算機能を備えた第３の回路を含むブロック
   を複数個有し、上記ブロックのそれぞれは、上記第２ま
   たは／および第３の回路が他のブロックの複数に対して
   共通に設けられ、上記第２の回路によって上記第１の回
   路に記憶された値と他のブロックの出力との積を求め、
   上記第３の回路によってその総和を求めて出力値を決め
   るように構成したことを特徴とする情報処理装置。
2. ２．記憶機能を備えた第１の回路と乗算機能を備えた第
   ２の回路と加算の機能を備えた第３の回路を含むブロッ
   クを複数個有し、上記ブロックのそれぞれは、上記第２
   の回路によって上記第１の回路に記憶された値と他のブ
   ロックの出力との積を求め、上記第３の回路によってそ
   の総和を求めて出力値を決めるように構成され、かつ上
   記ブロックを順次指定するアドレス信号によって指定さ
   九たブロックが他のブロックに一斉に信号を出力するよ
   うに構成したことを特徴とする情報処理装置。
3. ３．上記アドレス信号が一巡する中にどのブロックをも
   指定しない状態を設けたことを特徴とする請求項２記載
   の情報処理装置。
4. ４．上記第３の回路の出力を一時的に記憶する回路を設
   けたこと特徴とする請求項１〜３のいずれかに記載の情
   報処理装置。
5. ５．上記ブロックの出力を一時的に記憶する回路を設け
   たこと特徴とする請求項１〜４のいずれかに記載の情報
   処理装置。
6. ６．上記複数のブロックは複数の群に分かれ、各ブロッ
   クの出力を他のブロックに伝送するデータバスが上記群
   毎に設けられ、かつ、上記群毎に設けられたデータバス
   を互いに接続するための上位のデータバスが設けられて
   いることを特徴とする請求項１〜５のいずれかに記載の
   情報処理装置。
7. ７．上記複数のブロックは複数の群に分かれ、各ブロッ
   クの出力を他のブロックに伝送するデータバスが上記群
   毎に設けられ、上記群毎に設けられたデータバスは互い
   に隣接するもの同士が双方向性の駆動回路によって接続
   されたことを特徴とする請求項１〜６のいずれかに記載
   の情報処理装置。
8. ８．上記複数のブロックの内の少なくとも２個以上が同
   時に信号を出力し、各ブロックからの出力信号はそれぞ
   れが上記複数のブロックの内の一部にのみ伝送されるよ
   うに構成したことを特徴とする請求項１〜７のいずれか
   に記載の情報処理装置。
9. ９．アナログ計算機として使用することを特徴とする請
   求項１〜８のいずれかに記載の情報処理装置。
10. １０．ニューラルネットとして使用したことを特徴とす
    る請求項１〜８のいずれかに記載の情報処理装置。
11. １１．ディジタル回路によって構成したことを特徴とす
    る請求項１〜１０のいずれかに記載の情報処理装置。