JPH02181282A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH02181282A JPH02181282A JP64000669A JP66989A JPH02181282A JP H02181282 A JPH02181282 A JP H02181282A JP 64000669 A JP64000669 A JP 64000669A JP 66989 A JP66989 A JP 66989A JP H02181282 A JPH02181282 A JP H02181282A
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 9
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- 238000010586 diagram Methods 0.000 description 9
- 239000000470 constituent Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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- 238000004891 communication Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一半導体基盤上にコンピュータ機能及び中
央処理装置（以下ＣＰＵと呼ぶ）のエミュレーション機
能を内蔵したシングルチップマイクロコンピュータにお
いて、割込み処理を行なうＣＰＵを指定可能なシングル
チップマイクロコンピュータに係わる。
央処理装置（以下ＣＰＵと呼ぶ）のエミュレーション機
能を内蔵したシングルチップマイクロコンピュータにお
いて、割込み処理を行なうＣＰＵを指定可能なシングル
チップマイクロコンピュータに係わる。
近年はＬＳＩ製造技術の進歩により、シングルチップマ
イクロコンピュータの分野においても高集積化が進み、
単位機能当たりのコストの低下も著しくなってきている
。
イクロコンピュータの分野においても高集積化が進み、
単位機能当たりのコストの低下も著しくなってきている
。
ツレに伴い、シングルチップマイクロコンピュータの利
用分野も拡大し、膨大なソフトウェアが蓄積されてきて
いる。
用分野も拡大し、膨大なソフトウェアが蓄積されてきて
いる。
上述したソフトウェア資産を有効に活用するためには、
アーテキテクチャにおいて互換性のあるＣＰＵを使用す
る必要があるが、性能向上、低コストの要求などの様々
な条件のため命令コードレベルで互換性のあるＣＰＵを
使用することが不可能なことがある。
アーテキテクチャにおいて互換性のあるＣＰＵを使用す
る必要があるが、性能向上、低コストの要求などの様々
な条件のため命令コードレベルで互換性のあるＣＰＵを
使用することが不可能なことがある。
このような場合、従来命令機能をエミュレートする機能
を内蔵し、過去のＣＰＵ用に作成したプログラムをその
まま使用可能とすることにより解決してきた。
を内蔵し、過去のＣＰＵ用に作成したプログラムをその
まま使用可能とすることにより解決してきた。
つまり、ネイティブモードのＣＰＵがＣＰＵＩで、エミ
ュレーションモードのＣＰＵがＣＰＵ２であるとすると
、ネイティブモードからエミュレーションモードに切り
換えてＣＰＵ２の命令コードを実行する。他の場合には
ＣＰＵ１のモード（ネイティブモード）にて実行する。
ュレーションモードのＣＰＵがＣＰＵ２であるとすると
、ネイティブモードからエミュレーションモードに切り
換えてＣＰＵ２の命令コードを実行する。他の場合には
ＣＰＵ１のモード（ネイティブモード）にて実行する。
このようにして、ＣＰＵ２に対して作成した過去のソフ
トウェア資産を有効に活用し、ソフトウェア新規作成の
工数を削減してきた。
トウェア資産を有効に活用し、ソフトウェア新規作成の
工数を削減してきた。
この際、割込み処理をどちらのモードで行なうかという
問題が存在するが、従来のシングルチップマイコンにお
いては、ネイティブモードにて実行する構成であったた
め、ＣＰＵ２の命令で書いた割込み処理プログラムが使
用できず、ＣＰＵＩの命令を使用して新たに書き直す必
要があるためソフトウェア作成の工数が余分に必要であ
るという欠点があった。以下、従来のシングルチップマ
イクロコンピュータの例について第５図のマイクロコン
ピュータのブロック図を用いて説明する。
問題が存在するが、従来のシングルチップマイコンにお
いては、ネイティブモードにて実行する構成であったた
め、ＣＰＵ２の命令で書いた割込み処理プログラムが使
用できず、ＣＰＵＩの命令を使用して新たに書き直す必
要があるためソフトウェア作成の工数が余分に必要であ
るという欠点があった。以下、従来のシングルチップマ
イクロコンピュータの例について第５図のマイクロコン
ピュータのブロック図を用いて説明する。
まず構成要素の説明を行なう。
第５図においてＣＰＵ３は中央処理装置である。
メモリ部９は、読み出し専用メモ！Ｊ ＲＯＭ（Ｒｅａ
ｄＯｎｌｙ Ｍｅｍｏｒｙ）及び読み出し書込み共に可
能なメモリＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）から構成し、ユーザプログラム格納及び
データ処理の際にワーキングエリアとして用いる。
ｄＯｎｌｙ Ｍｅｍｏｒｙ）及び読み出し書込み共に可
能なメモリＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）から構成し、ユーザプログラム格納及び
データ処理の際にワーキングエリアとして用いる。
内部バス６はアドレス及びデータを時分割に転送するバ
スである。
スである。
メインデコーダ４はネイティブモードの際に使用する命
令デコーダである。サブデコーダ５は、エミュレーショ
ンモードの際に使用する命令デコーダである。
令デコーダである。サブデコーダ５は、エミュレーショ
ンモードの際に使用する命令デコーダである。
ＣＰＵ３は、メモリ部９に格納した命令を内部バス６を
介してフェッチし、ネイティブモードの時は命令デコー
ダ４にてデコードし、エミュレーションモードの際には
、サブデコーダ５にてデコードすることにより、命令を
実行する。
介してフェッチし、ネイティブモードの時は命令デコー
ダ４にてデコードし、エミュレーションモードの際には
、サブデコーダ５にてデコードすることにより、命令を
実行する。
周辺部１０は、チップ外部とのデータ通信を行なうため
の入出力ボートで、内部バス６のデータをチップ外部に
出力し、チップ外部からの入力データを内部バス６に出
力する機能を持つ。
の入出力ボートで、内部バス６のデータをチップ外部に
出力し、チップ外部からの入力データを内部バス６に出
力する機能を持つ。
割込み制御回路２はチップ外部から入力される外部割込
み要求信号３５に従って、ＣＰＵに割込み処理を実行さ
せる。すなわち、割込み制御回路２はチップ外部から割
込み要求信号３５を入力すると、割込み処理要求信号７
をＣＰＵ３に出力する。この時ＣＰＵ３は、割込み処理
受は付は信号８を出力し、割込み処理を実行する。
み要求信号３５に従って、ＣＰＵに割込み処理を実行さ
せる。すなわち、割込み制御回路２はチップ外部から割
込み要求信号３５を入力すると、割込み処理要求信号７
をＣＰＵ３に出力する。この時ＣＰＵ３は、割込み処理
受は付は信号８を出力し、割込み処理を実行する。
上記構成要素を用いて動作説明を行なう。
ＣＰＵ３は、命令コードをメモリ部９がら読み出し、内
部バス６を介してフェッチする。フェッチした命令コー
ドは、ネイティブモードの時はメインデコーダ４でデコ
ードし、エミュレーションモードの時は、サブデコーダ
５でデコード後実行する。命令実行が終了すると、メモ
リ部９から次の命令をフェッチし、上述した処理を継続
実行する。
部バス６を介してフェッチする。フェッチした命令コー
ドは、ネイティブモードの時はメインデコーダ４でデコ
ードし、エミュレーションモードの時は、サブデコーダ
５でデコード後実行する。命令実行が終了すると、メモ
リ部９から次の命令をフェッチし、上述した処理を継続
実行する。
命令デコーダの切り換えは、ＣＰＵの特殊命令によって
行なう。
行なう。
すなわち、ＣＰＵの特殊命令の実行により、命令デコー
ダをサブデコーダ５に切換えて、エミュレーションモー
ドにてプログラムを実行する。エミュレーションモード
におけるプログラムの実行終了時には、さらに特殊命令
によりメインデコーダ４に切換えて、ネイティブモード
にてプログラムを実行する。
ダをサブデコーダ５に切換えて、エミュレーションモー
ドにてプログラムを実行する。エミュレーションモード
におけるプログラムの実行終了時には、さらに特殊命令
によりメインデコーダ４に切換えて、ネイティブモード
にてプログラムを実行する。
命令によるＣＰＵの動作モード切換えに関しては、日本
電気（株）半導体マーケティング本部発行のデータブッ
ク“Ｖシリーズマイクロプロセッサ／周辺１９８８”の
Ｐ１１４−ｐＨ６に詳しく述べである。
電気（株）半導体マーケティング本部発行のデータブッ
ク“Ｖシリーズマイクロプロセッサ／周辺１９８８”の
Ｐ１１４−ｐＨ６に詳しく述べである。
次に、割込み処理時の動作を説明する。
チップ外部から割込み要求が生じると、割込み制御回路
２はＣＰＵ３に対して、割込み処理要求信号７を出力す
る。ＣＰＵ３は、命令実行処理の最終タイミングで割込
み処理要求を受は付け、割込み処理受は付は信号８を出
力する。このときＣＰＵの動作モードがなんであろうと
、ＣＰＵ３は命令デコーダをメインデコーダ４に設定し
、ネイティブモードにて割込み処理を実行する。割込み
処理からの復帰時（例えば、ＲＥＴＩ命令実行時）には
、再び割込み処理前の動作モードに戻る。
２はＣＰＵ３に対して、割込み処理要求信号７を出力す
る。ＣＰＵ３は、命令実行処理の最終タイミングで割込
み処理要求を受は付け、割込み処理受は付は信号８を出
力する。このときＣＰＵの動作モードがなんであろうと
、ＣＰＵ３は命令デコーダをメインデコーダ４に設定し
、ネイティブモードにて割込み処理を実行する。割込み
処理からの復帰時（例えば、ＲＥＴＩ命令実行時）には
、再び割込み処理前の動作モードに戻る。
上記シングルチップマイクロコンピュータにおいては、
割込み処理に際して、必ずネイティブモードにて処理を
行なうので、エミュレーションモードＣＰＵの命令にて
作成したプログラムがそのまま使用できる場合でも、ネ
イティブモードＣＰＵの命令を用いて新規に割込み制御
プログラムを作成する必要がある。さらに検査も行なわ
なければならず、ソフトウェアの新規作成に伴う工数が
膨大になる。これは、エミュレーションモードを内蔵し
た効果を弱める結果となる。
割込み処理に際して、必ずネイティブモードにて処理を
行なうので、エミュレーションモードＣＰＵの命令にて
作成したプログラムがそのまま使用できる場合でも、ネ
イティブモードＣＰＵの命令を用いて新規に割込み制御
プログラムを作成する必要がある。さらに検査も行なわ
なければならず、ソフトウェアの新規作成に伴う工数が
膨大になる。これは、エミュレーションモードを内蔵し
た効果を弱める結果となる。
上述したように、従来のシングルチッソマイクロコンピ
ュータにおいては、割込み処理実行時に必ずネイティブ
モードとなるため、エミュレーションＣＰＵの命令で記
述したプログラムをネイティブモードのＣＰＵの命令を
用いて作成しなおす必要があり、フログラムのデパック
及び検査作業も考慮に入れると、膨大な工数が必要にな
るという欠点があった。
ュータにおいては、割込み処理実行時に必ずネイティブ
モードとなるため、エミュレーションＣＰＵの命令で記
述したプログラムをネイティブモードのＣＰＵの命令を
用いて作成しなおす必要があり、フログラムのデパック
及び検査作業も考慮に入れると、膨大な工数が必要にな
るという欠点があった。
本発明に係わるシングルチップマイクロコンピュータは
、単一半導体基盤上にコンピュータ機能を集積し、中央
処理装置のエミュレーション機能を内蔵したシングルチ
ッソマイクロコンピュタにおいて、割込み処理中にオン
する１ビットフラグを備え外部端子からの入力信号に応
じて前記中央処理装置の動作モードを指定する動作モー
ド指定回路を内蔵し、前記動作モード指定回路によって
割込み処理時の前記中央処理装置の動作モードを指定す
ることを特徴とする。または単一半導体基盤上にコンピ
ュータ機能を集積し、中央処理装置のエミュレーション
機能を内蔵したシンクルーＦ−ツブマイクロコンピュー
タにおいて、割込み処理中にオンする１ビットフラグ及
び前記中央処理装置の命令により操作する動作モード指
定用フラグから構成する動作モード指定回、路を内蔵し
、前記動作モード指定回路により割込み処理時の動作モ
ードを指定することを特徴とする。
、単一半導体基盤上にコンピュータ機能を集積し、中央
処理装置のエミュレーション機能を内蔵したシングルチ
ッソマイクロコンピュタにおいて、割込み処理中にオン
する１ビットフラグを備え外部端子からの入力信号に応
じて前記中央処理装置の動作モードを指定する動作モー
ド指定回路を内蔵し、前記動作モード指定回路によって
割込み処理時の前記中央処理装置の動作モードを指定す
ることを特徴とする。または単一半導体基盤上にコンピ
ュータ機能を集積し、中央処理装置のエミュレーション
機能を内蔵したシンクルーＦ−ツブマイクロコンピュー
タにおいて、割込み処理中にオンする１ビットフラグ及
び前記中央処理装置の命令により操作する動作モード指
定用フラグから構成する動作モード指定回、路を内蔵し
、前記動作モード指定回路により割込み処理時の動作モ
ードを指定することを特徴とする。
かくして、本発明に係わるシングルチップマイクロコン
ピュータにおいては、割込み処理時のＣＰＵの動作モー
ドを指定可能な機能を内蔵しており、必要に応じて割込
み処理を行なうＣＰＵをエミュレーションＣＰＵに指定
することにより、エミュレーションＣＰＵの命令で記述
したソフトウェアをそのまま使用可能であり、ソフトウ
ェア作成の工数も大幅に削減することができる。
ピュータにおいては、割込み処理時のＣＰＵの動作モー
ドを指定可能な機能を内蔵しており、必要に応じて割込
み処理を行なうＣＰＵをエミュレーションＣＰＵに指定
することにより、エミュレーションＣＰＵの命令で記述
したソフトウェアをそのまま使用可能であり、ソフトウ
ェア作成の工数も大幅に削減することができる。
第１図は本発明に係わる第１の実施例のシングルチッソ
マイクロコンピュータのブロック図である。
マイクロコンピュータのブロック図である。
本発明に係わる第１の実施例のシングルチッソマイクロ
コンピュータにおいては、動作モード指定回路を付加し
、割込み処理時のＣＰＵの動作モードを指定する機能を
付加した以外は、第３図に示す従来例と相違がない。よ
って、以下動作モード指定回路を中心に第１図を用いて
説明する。
コンピュータにおいては、動作モード指定回路を付加し
、割込み処理時のＣＰＵの動作モードを指定する機能を
付加した以外は、第３図に示す従来例と相違がない。よ
って、以下動作モード指定回路を中心に第１図を用いて
説明する。
本実施例においては、エミュレーションＣＰＵを１個と
して説明を行なう。
して説明を行なう。
第１図に示す第１の実施例のシングルチップマイクロコ
ンピュータは、割込み処理時のＣＰＵの動作モードを指
定する機能を従来のシングルチップマイコンに付加した
構成である。
ンピュータは、割込み処理時のＣＰＵの動作モードを指
定する機能を従来のシングルチップマイコンに付加した
構成である。
外部端子１１は、割込み処理のＣＰＵの動作モードをチ
ップ外部から指定する除用いる端子であり、動作モード
指定信号１５を動作モード指定回路１２に出力する。
ップ外部から指定する除用いる端子であり、動作モード
指定信号１５を動作モード指定回路１２に出力する。
ＣＰＵ３は、割込み処理からの復帰命令（例えば、Ｒ，
ＥＴＩ命令）実行終了時にクリア信号１３を動作モード
指定回路１２に出力する。
ＥＴＩ命令）実行終了時にクリア信号１３を動作モード
指定回路１２に出力する。
動作モード指定回路１２は、割込み処理時にデコーダ切
り換え信号４０をＣＰＵ３に出力すると共に、動作モー
ド指定信号１５に従って、ＣＰＵ指定信号１４をＣＰＵ
３に出力し、割込み処理時の動作モードを指定する。
り換え信号４０をＣＰＵ３に出力すると共に、動作モー
ド指定信号１５に従って、ＣＰＵ指定信号１４をＣＰＵ
３に出力し、割込み処理時の動作モードを指定する。
以下、動作を説明する。
割込み処理要求が発生すると、割込み制御回路２は割込
み処理要求信号７をＣＰＵ３に出力する。
み処理要求信号７をＣＰＵ３に出力する。
ＣＰＵ３は、命令実行の最終タイミングで割込み処理要
求を受は付け、割込み処理受は付は信号８を割込み制御
回路２及び動作モード指定回路１２に出力する。
求を受は付け、割込み処理受は付は信号８を割込み制御
回路２及び動作モード指定回路１２に出力する。
この時、動作モード指定回路１２は、デコーダ切り換え
信号４０をＣＰＵ３に出力すると共に、外部端子１１の
レベルに応じて入力する動作モード指定信号１５に従っ
て、ＣＰＵ指定信号１４をＣＰＵ３に出力する。ＣＰＵ
３は、デコーダ切り換え信号４０及びＣＰＵ指定信号１
４に従って、ＣＰＵの動作モードをネイティブモードま
たはエミュレーションモードに切り換え、割込み処理を
実行する。
信号４０をＣＰＵ３に出力すると共に、外部端子１１の
レベルに応じて入力する動作モード指定信号１５に従っ
て、ＣＰＵ指定信号１４をＣＰＵ３に出力する。ＣＰＵ
３は、デコーダ切り換え信号４０及びＣＰＵ指定信号１
４に従って、ＣＰＵの動作モードをネイティブモードま
たはエミュレーションモードに切り換え、割込み処理を
実行する。
ＣＰＵ３は、割込み処理からの復帰命令実行時に、割込
み処理実行前の動作モードに復帰し、命令処理を続行す
る。
み処理実行前の動作モードに復帰し、命令処理を続行す
る。
ＣＰＵ３は、デコーダ切り換え信号４０が出力されてい
る間のみ、ＣＰＵ指定信号１４にしたがって、命令デコ
ーダを切り換えるものとする。
る間のみ、ＣＰＵ指定信号１４にしたがって、命令デコ
ーダを切り換えるものとする。
すなわち、デコーダ切換え信号４０＝１．ＣＰＵ指定信
号１４＝１の時、サブデコーダ５にて処理を行ない、デ
コーダ切換え信号４０＝１．ＣＰＵ指定信号１４＝０の
時は、メインデコーダ４にて処理を行なう。
号１４＝１の時、サブデコーダ５にて処理を行ない、デ
コーダ切換え信号４０＝１．ＣＰＵ指定信号１４＝０の
時は、メインデコーダ４にて処理を行なう。
次に、動作モード指定回路１２について第２図を使用し
て説明する。
て説明する。
まず、構成要素を説明する。
バッファ１８は、シュミットタイプのバッファであり、
動作モード指定信号１５を増幅後、ＡＮＤゲート１６に
出力する。１ビツトのフラグ１７は、割込み処理受は付
は信号８でセットし、割込み処理終了信号１３でリセッ
トするフラグであり、ＡＮＤゲート１６に格納値を出力
するとともに、デコーダ切り換え信号４０をＣＰＵ３に
出力する。
動作モード指定信号１５を増幅後、ＡＮＤゲート１６に
出力する。１ビツトのフラグ１７は、割込み処理受は付
は信号８でセットし、割込み処理終了信号１３でリセッ
トするフラグであり、ＡＮＤゲート１６に格納値を出力
するとともに、デコーダ切り換え信号４０をＣＰＵ３に
出力する。
ＡＮＤゲート１６は、フラグ１７及びバッファ１８の出
力を入力とする２人力ＡＮＤゲートであり、ＣＰＵ指定
信号１４を出力する。
力を入力とする２人力ＡＮＤゲートであり、ＣＰＵ指定
信号１４を出力する。
上記構成要素を用いて、以下に割込み処理動作を説明す
る。
る。
ＣＰＵ３が、割込み処理受は付は信号８を出力するとフ
ラグ１７がセットされるとともに、デコーダ切り換え信
号４０をＣＰＵ３に出力する。
ラグ１７がセットされるとともに、デコーダ切り換え信
号４０をＣＰＵ３に出力する。
この時、動作モード指定信号１５は、バッファ１８によ
り増幅後、ＡＮＤゲート１６に出力される。
り増幅後、ＡＮＤゲート１６に出力される。
ＡＮＤゲート１６はフラグ１７の出力が１のため、バッ
ファ１８の出力をそのままＣＰＵ指定信号１４としてＣ
ＰＵ３に出力する。
ファ１８の出力をそのままＣＰＵ指定信号１４としてＣ
ＰＵ３に出力する。
従って、ＣＰＵ３はデコーダ切り換え信号４０が出力さ
れているため、外部端子１１の入力レベルに従って、エ
ミュレーションモードもしくはネイティブモードにて割
込み処理を実行する。
れているため、外部端子１１の入力レベルに従って、エ
ミュレーションモードもしくはネイティブモードにて割
込み処理を実行する。
すなわち、外部端子１１＝ｏの時動作モード指定信号１
５＝０となるためネイティブモードにて実行し、外部端
子１１＝１の時動作モード指定信号１５＝１となるため
エミュレーションモードにて実行する。
５＝０となるためネイティブモードにて実行し、外部端
子１１＝１の時動作モード指定信号１５＝１となるため
エミュレーションモードにて実行する。
ＣＰＵ３は、割込み処理からの復帰命令実行時に、割込
み処理終了信号１３を動作モード指定回路１２に出力し
、フラグ１７をリセットすることによりデコーダ切り換
え信号４０＝Ｏとした後、割込み要求処理実行前の動作
モードに復帰し、命令処理を続行することとなる。
み処理終了信号１３を動作モード指定回路１２に出力し
、フラグ１７をリセットすることによりデコーダ切り換
え信号４０＝Ｏとした後、割込み要求処理実行前の動作
モードに復帰し、命令処理を続行することとなる。
上述したように、第１の実施例に係わるシングルチップ
マイクロコンピュータにおいては、簡単な構成から成る
動作モード指定回路を付加することにより、割込み処理
を行なうＣＰＵを指定可能であり、外部端子をハイにす
ることにより、エミュレーションＣＰＵの命令で記述し
た割込み処環プログラムをそのまま使用可能である。
マイクロコンピュータにおいては、簡単な構成から成る
動作モード指定回路を付加することにより、割込み処理
を行なうＣＰＵを指定可能であり、外部端子をハイにす
ることにより、エミュレーションＣＰＵの命令で記述し
た割込み処環プログラムをそのまま使用可能である。
従って、蓄積したソフトウェアをそのまま使用できるた
め、エミュレーションモード内蔵の効果が向上する。
め、エミュレーションモード内蔵の効果が向上する。
また、割込み処理にネイティブＣＰＵのプログラムを用
いたい場合でも、外部端子をロウとすることによりネイ
ティブモードのＣＰＵで処理することが可能であり、フ
レキシブルな構成が実現できる。
いたい場合でも、外部端子をロウとすることによりネイ
ティブモードのＣＰＵで処理することが可能であり、フ
レキシブルな構成が実現できる。
上記第１の実施例においては、エミュレーション可能な
ＣＰＵを１個として説明したが、複数の場合も同様に考
えることが可能である。
ＣＰＵを１個として説明したが、複数の場合も同様に考
えることが可能である。
次に本発明に係わるシングルチップマイクロコンピュー
タの第２の実施例について、第３図を用いて説明する。
タの第２の実施例について、第３図を用いて説明する。
第３図は本発明における第２の実施例のシングルチップ
マイクロコンピュータのブロック図である。
マイクロコンピュータのブロック図である。
本発明に係わる第２の実施例のシングルチップマイクロ
コンピュータにおいては、割込み処理を行なうＣＰＵの
指定を外部端子の入力レベルではなく、ネイティブモー
ドのＣＰＵの命令によって行なう点で、第１の実施例に
係わるシングルチップマイコンと異なる。以下、第３図
を用いて説明する。本実施例においては、エミュレーシ
ョン可能なＣＰＵは１個として説明する。
コンピュータにおいては、割込み処理を行なうＣＰＵの
指定を外部端子の入力レベルではなく、ネイティブモー
ドのＣＰＵの命令によって行なう点で、第１の実施例に
係わるシングルチップマイコンと異なる。以下、第３図
を用いて説明する。本実施例においては、エミュレーシ
ョン可能なＣＰＵは１個として説明する。
第３図に示す第２の実施例のシングルチップマイクロコ
ンピュータは、割込み処理時のＣＰＵの動作モードを指
定する機能を従来のシングルチップマイコンに付加した
構成である。
ンピュータは、割込み処理時のＣＰＵの動作モードを指
定する機能を従来のシングルチップマイコンに付加した
構成である。
ＣＰＵ３は、セット命令実行時にセット信号２０を動作
モード指定回路３２に出力し、リセット命令実行時にリ
セット信号２１を動作モード指定回路３２に出力する。
モード指定回路３２に出力し、リセット命令実行時にリ
セット信号２１を動作モード指定回路３２に出力する。
ＣＰＵ３は、割込み処理からの復帰命令（例えば、ＲＥ
ＴＩ命令）実行終了時にクリア信号１３を、動作モード
指定回路３２に出力する。
ＴＩ命令）実行終了時にクリア信号１３を、動作モード
指定回路３２に出力する。
動作モード指定回路３２は、割込み処理時にデコーダ切
り換え信号４０を出力すると共にＣＰＵ指定信号１４を
ＣＰＵ３に出力し、割込み処理時のＣＰＵの動作モード
を指定する。
り換え信号４０を出力すると共にＣＰＵ指定信号１４を
ＣＰＵ３に出力し、割込み処理時のＣＰＵの動作モード
を指定する。
以下、割込み処理動作を説明する。
割込み処理要求が発生すると、割込み制御回路２は割込
み処理要求信号７をＣＰＵ３に出力する。
み処理要求信号７をＣＰＵ３に出力する。
ＣＰＵ３は、命令実行の最終タイミングで割込み処理要
求を受は付け、割込み処理受は付は信号８を割込み制御
回路２及び動作モード指定回路３２に出力する。
求を受は付け、割込み処理受は付は信号８を割込み制御
回路２及び動作モード指定回路３２に出力する。
動作モード指定回路３２は、デコーダ切り換え信号４０
及びＣＰＵ指定信号１４をＣＰＵ３に出力する。ＣＰＵ
３は、デコーダ切換え信号４０及びＣＰＵ指定信号１４
に従って、デコーダ切換え信号４０＝１．ＣＰＵ指定信
号１４＝０の時ネイティブモードにて、またデコーダ切
換え信号４０＝１．ＣＰＵ指定信号１４＝１の時エミュ
レーションモードにて割込み処理を実行する。
及びＣＰＵ指定信号１４をＣＰＵ３に出力する。ＣＰＵ
３は、デコーダ切換え信号４０及びＣＰＵ指定信号１４
に従って、デコーダ切換え信号４０＝１．ＣＰＵ指定信
号１４＝０の時ネイティブモードにて、またデコーダ切
換え信号４０＝１．ＣＰＵ指定信号１４＝１の時エミュ
レーションモードにて割込み処理を実行する。
ＣＰＵ３は、割込み処理からの復帰命令（例えばＲＥＴ
Ｉ命令）実行時に割込み処理終了信号１３を動作モード
指定回路３２に出力後、割込み処理実行前の動作モード
に復帰し、命令処理を続行する。
Ｉ命令）実行時に割込み処理終了信号１３を動作モード
指定回路３２に出力後、割込み処理実行前の動作モード
に復帰し、命令処理を続行する。
ＣＰＵ３は、デコーダ切り換え信号４ρが出力されてい
る間のみＣＰＵ指定信号１４にしたがって、命令デコー
ダを切り換えるものとする。
る間のみＣＰＵ指定信号１４にしたがって、命令デコー
ダを切り換えるものとする。
次に、動作モード指定回路３２について第４図を使用し
て説明する。
て説明する。
まず、構成要素を説明する。
フラグ２２は、セット信号２０によりセット、リセット
信号２１によりリセットする１ビットフラグであり、格
納値をＡＮＤゲー）１６に出力する。１ビツトのフラグ
１７は、割込み処理受は付は信号８でセット、割込み処
理終了信号でリセットするフラグであり、ＡＮＤゲート
１６に格納値を出力するとともに、デコーダ切り換え信
号４０としてＣＰＵ３に格納値を出力する。
信号２１によりリセットする１ビットフラグであり、格
納値をＡＮＤゲー）１６に出力する。１ビツトのフラグ
１７は、割込み処理受は付は信号８でセット、割込み処
理終了信号でリセットするフラグであり、ＡＮＤゲート
１６に格納値を出力するとともに、デコーダ切り換え信
号４０としてＣＰＵ３に格納値を出力する。
ＡＮＤゲート１６は、フラグ１７及びフラグ２２の出力
を入力とする２人力ＡＮＤゲートであり、ＣＰＵ指定信
号１４を出力する。
を入力とする２人力ＡＮＤゲートであり、ＣＰＵ指定信
号１４を出力する。
上記構成要素を用いて、以下に割込み処理動作を説明す
る。
る。
ＣＰＵ３が、割込み処理受は付は信号８を出力するとフ
ラグ１７がセットされるとともに、ＣＰＵ３に対しデコ
ーダ切り換え信号４０を出力する。
ラグ１７がセットされるとともに、ＣＰＵ３に対しデコ
ーダ切り換え信号４０を出力する。
この時、フラグ２２の格納値はＡＮＤ’ｙ’ −ト１６
に出力される。ＡＮＤゲート１６はフラグ１７の出力が
１のため、フラグ２２の出力をそのままＣＰＵ指定信号
１４としてＣＰＵ３に出力する。
に出力される。ＡＮＤゲート１６はフラグ１７の出力が
１のため、フラグ２２の出力をそのままＣＰＵ指定信号
１４としてＣＰＵ３に出力する。
従って、ＣＰＵ３はデコーダ切り換え信号４０が出力さ
れているため、フラグ２２の格納値に従って動作ＣＰＵ
を切り換える。
れているため、フラグ２２の格納値に従って動作ＣＰＵ
を切り換える。
例えば、前もってネイティブモードにおいてセット命令
の実行によりフラグ２２がセットされているとエミュレ
ーションモードで動作し、リセット命令の実行によりフ
ラグ２２がリセットされているとネイティブモードで動
作する。
の実行によりフラグ２２がセットされているとエミュレ
ーションモードで動作し、リセット命令の実行によりフ
ラグ２２がリセットされているとネイティブモードで動
作する。
つまり、割込み処理をどちらのＣＰＵ動作モードにて実
行するか前記特殊命令の実行により簡単に設定できる。
行するか前記特殊命令の実行により簡単に設定できる。
従って、割込み処理プログラムとしてエミュレーション
ＣＰＵ用に作成済みのプログラムを使用したい場合は、
前もってネイティブモードにてセット命令を実行してお
くだけで簡単に設定できる。
ＣＰＵ用に作成済みのプログラムを使用したい場合は、
前もってネイティブモードにてセット命令を実行してお
くだけで簡単に設定できる。
また、割込み処理プログラムとしてネイティブＣＰＵ用
に新規作成したプログラムを用いる場合も、前もってネ
イティブモードにてリセット命令を実行しておけば良い
。
に新規作成したプログラムを用いる場合も、前もってネ
イティブモードにてリセット命令を実行しておけば良い
。
ＣＰＵ３は、割込み処理からの復帰命令実行時に割込み
処理終了信号１３を動作モード指定回路３２に出力し、
フラグ１７をリセットしてデコーダ切り換え信号４０を
オフした後、割込み処理実行前の動作モードに復帰し、
命令処理を続行する。
処理終了信号１３を動作モード指定回路３２に出力し、
フラグ１７をリセットしてデコーダ切り換え信号４０を
オフした後、割込み処理実行前の動作モードに復帰し、
命令処理を続行する。
上述したように、第２の実施例に係わるシングルチップ
マイクロコンピュータにおいては、簡単な構成から成る
動作モード指定回路を付加することにより、ＣＰＵの動
作モード指定用に外部端子を用いることなく、ネイティ
ブＣＰＵの命令により割込み処理を行なうＣＰＵモード
を指定可能であり、エミュレーションＣＰＵの命令で記
述した割込み処理プログラムをそのまま使用可能である
。
マイクロコンピュータにおいては、簡単な構成から成る
動作モード指定回路を付加することにより、ＣＰＵの動
作モード指定用に外部端子を用いることなく、ネイティ
ブＣＰＵの命令により割込み処理を行なうＣＰＵモード
を指定可能であり、エミュレーションＣＰＵの命令で記
述した割込み処理プログラムをそのまま使用可能である
。
従って、蓄積したソフトウェアをそのまま使用できるた
め、エミュレーションモード内蔵の効果が向上する。
め、エミュレーションモード内蔵の効果が向上する。
また、割込み処理をネイティブモードのＣＰＵで行なう
ことも可能であり、フレキシブルな構成が実現できる。
ことも可能であり、フレキシブルな構成が実現できる。
上記第２の実施例においては、エミュレーション可能な
ＣＰＵを１個として説明したが、複数の場合も上記動作
モード指定回路の構成を拡張することにより簡単に対応
可能である。
ＣＰＵを１個として説明したが、複数の場合も上記動作
モード指定回路の構成を拡張することにより簡単に対応
可能である。
以上説明したように本発明においては、簡単な構成から
成る動作モード指定回路を内蔵することにより、割込み
処理を行なうＣＰＵを指定可能であり、従来ネイティブ
モードに固定されていたために使用できなかったエミュ
レーションＣＰＵに対し作成済みの割込み処理プログラ
ムをそのまま使用可能であり、ネイティブモードＣＰＵ
の命令を用いて新たに割込み処理プログラムを作成する
工数を削減可能である。さらに、プログラムの検査も行
なう必要がなくなるため、効果は非常に大きい。
成る動作モード指定回路を内蔵することにより、割込み
処理を行なうＣＰＵを指定可能であり、従来ネイティブ
モードに固定されていたために使用できなかったエミュ
レーションＣＰＵに対し作成済みの割込み処理プログラ
ムをそのまま使用可能であり、ネイティブモードＣＰＵ
の命令を用いて新たに割込み処理プログラムを作成する
工数を削減可能である。さらに、プログラムの検査も行
なう必要がなくなるため、効果は非常に大きい。
第１図は本発明の第１の実施例におけるシングルチップ
マイクロコンピュータのブロック図、第２図は第１の実
施例における動作モード指定回路のブロック図、第３図
は第２の実施例におけるシングルチップマイクロコンピ
ュータのブロック図、第４図は第２の実施例における動
作モード指定回路のブロック図、第５図は従来のシング
ルチップマイクロコンピュータのブロック図であるケト
・・・・・シングルチップマイコン、２・・・・・・割
込み制御回路、３・・・・・・ＣＰＵ、４・・・・・・
メインデコーダ、５・・・・・・サブデコーダ、６・・
・・・・内部バス、７・・・・・・割込み処理要求信号
、８・・・・・・割込み処理受は付は信号、９・・・・
・・メモリ部、１０・・・・・・周辺部、１１・・・・
・・外部端子、１２．３２・・・・・・動作モード指定
回路、１３・・・・・・割込み処理終了信号、１４・・
・・・・ＣＰＵ指定信号、１５・・・・・・動作モード
指定信号、２０・・・・・・セット信号、 １・・・・・・クリア信号、 ０・・・・・・デ コーダ切り換え信号。
マイクロコンピュータのブロック図、第２図は第１の実
施例における動作モード指定回路のブロック図、第３図
は第２の実施例におけるシングルチップマイクロコンピ
ュータのブロック図、第４図は第２の実施例における動
作モード指定回路のブロック図、第５図は従来のシング
ルチップマイクロコンピュータのブロック図であるケト
・・・・・シングルチップマイコン、２・・・・・・割
込み制御回路、３・・・・・・ＣＰＵ、４・・・・・・
メインデコーダ、５・・・・・・サブデコーダ、６・・
・・・・内部バス、７・・・・・・割込み処理要求信号
、８・・・・・・割込み処理受は付は信号、９・・・・
・・メモリ部、１０・・・・・・周辺部、１１・・・・
・・外部端子、１２．３２・・・・・・動作モード指定
回路、１３・・・・・・割込み処理終了信号、１４・・
・・・・ＣＰＵ指定信号、１５・・・・・・動作モード
指定信号、２０・・・・・・セット信号、 １・・・・・・クリア信号、 ０・・・・・・デ コーダ切り換え信号。
Claims (2)
- （１）単一半導体基盤上にコンピュータ機能を集積し、
中央処理装置のエミュレーション機能を内蔵したシング
ルチップマイクロコンピュータにおいて、割込み処理中
にオンする１ビットフラグを内蔵し外部端子からの入力
信号に応じて前記中央処理装置の動作モードを指定する
動作モード指定回路を内蔵し、前記動作モード指定回路
によって割込み処理時の前記中央処理装置の動作モード
を指定することを特徴とするシングルチップマイクロコ
ンピュータ。 - （２）単一半導体基盤上にコンピュータ機能を集積し、
中央処理装置のエミュレーション機能を内蔵したシング
ルチップマイクロコンピュータにおいて、割込み処理中
にオンする１ビットフラグと前記中央処理装置の命令に
よって操作する前記中央処理装置の動作モード指定用フ
ラグから構成する動作モード指定回路を内蔵し、前記動
作モード指定回路により割込み処理時の前記中央処理装
置の動作モードを指定することを特徴とするシングルチ
ップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000669A JPH02181282A (ja) | 1989-01-04 | 1989-01-04 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000669A JPH02181282A (ja) | 1989-01-04 | 1989-01-04 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181282A true JPH02181282A (ja) | 1990-07-16 |
Family
ID=11480152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000669A Pending JPH02181282A (ja) | 1989-01-04 | 1989-01-04 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181282A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785886B1 (en) | 1998-05-15 | 2004-08-31 | Vmware, Inc. | Deferred shadowing of segment descriptors in a virtual machine monitor for a segmented computer architecture |
| US7516453B1 (en) | 1998-10-26 | 2009-04-07 | Vmware, Inc. | Binary translator with precise exception synchronization mechanism |
| US8631066B2 (en) | 1998-09-10 | 2014-01-14 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
-
1989
- 1989-01-04 JP JP64000669A patent/JPH02181282A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785886B1 (en) | 1998-05-15 | 2004-08-31 | Vmware, Inc. | Deferred shadowing of segment descriptors in a virtual machine monitor for a segmented computer architecture |
| US8631066B2 (en) | 1998-09-10 | 2014-01-14 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
| US9323550B2 (en) | 1998-09-10 | 2016-04-26 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
| US7516453B1 (en) | 1998-10-26 | 2009-04-07 | Vmware, Inc. | Binary translator with precise exception synchronization mechanism |
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