JPH02181440A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02181440A JPH02181440A JP73489A JP73489A JPH02181440A JP H02181440 A JPH02181440 A JP H02181440A JP 73489 A JP73489 A JP 73489A JP 73489 A JP73489 A JP 73489A JP H02181440 A JPH02181440 A JP H02181440A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関するもの
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。
ＭＥＳＦＥＴにおいては、ドレイン側のｎ 層とゲート
電極との間隔を、ソース側のｎ 層とゲート電極との間
隔よりも広くし、これによって直列抵抗値を小さい値に
保持したままでドレイン耐圧を高（することにより、ド
レインコンダクタンスを低くしたものが考えられている
。かかる非対称構造のＭＥＳＦＥＴの製造方法として、
例えば多層構造のダミーゲートを用いたものが既に公知
となっている（特開昭６１−１９４７８１号公報）。
電極との間隔を、ソース側のｎ 層とゲート電極との間
隔よりも広くし、これによって直列抵抗値を小さい値に
保持したままでドレイン耐圧を高（することにより、ド
レインコンダクタンスを低くしたものが考えられている
。かかる非対称構造のＭＥＳＦＥＴの製造方法として、
例えば多層構造のダミーゲートを用いたものが既に公知
となっている（特開昭６１−１９４７８１号公報）。
しかしながら前述の方法では、非対称ダミーゲート構造
の製造が複雑であり、再現性が悪い等の解決すべき課題
があった。
の製造が複雑であり、再現性が悪い等の解決すべき課題
があった。
本発明に係る電界効果トランジスタの製造方法は、あら
かじめ動作層が形成された半導体基板上に高融点金属か
らなるゲート電極を形成する第１の工程と、ゲート電極
のドレイン領域側の側壁に側壁無機材料膜を形成する第
２の工程と、ゲート電極およびその側壁無機材料膜をマ
スクとして不純物を高濃度に注入し、半導体基板にソー
スおよびドレイン領域を形成する第３の工程とを備える
ことを特徴とする。
かじめ動作層が形成された半導体基板上に高融点金属か
らなるゲート電極を形成する第１の工程と、ゲート電極
のドレイン領域側の側壁に側壁無機材料膜を形成する第
２の工程と、ゲート電極およびその側壁無機材料膜をマ
スクとして不純物を高濃度に注入し、半導体基板にソー
スおよびドレイン領域を形成する第３の工程とを備える
ことを特徴とする。
また、本発明に係る製造方法は、あらかじめ動作層が形
成された半導体基板上に高融点金属からなるゲート電極
を形成する第１の工程と、無機材料膜を被着した後に反
応性イオンエツチング法等でエツチングし、ゲート電極
の側壁に無機材料膜を残存させる第２の工程と、ゲート
電極のドレイン領域側の無機材料膜を被覆するレジスト
パターンを形成し、このレジストパターンをマスクとし
て無機材料膜を選択的に除去してゲート電極のドレイン
領域側に無機材料膜を残存させる第３の工程と、この無
機材料膜およびゲート電極をマスクとして不純物を高濃
度に注入し、半導体基板にソースおよびドレイン領域を
形成する第４の工程とを備えることを特徴とする。
成された半導体基板上に高融点金属からなるゲート電極
を形成する第１の工程と、無機材料膜を被着した後に反
応性イオンエツチング法等でエツチングし、ゲート電極
の側壁に無機材料膜を残存させる第２の工程と、ゲート
電極のドレイン領域側の無機材料膜を被覆するレジスト
パターンを形成し、このレジストパターンをマスクとし
て無機材料膜を選択的に除去してゲート電極のドレイン
領域側に無機材料膜を残存させる第３の工程と、この無
機材料膜およびゲート電極をマスクとして不純物を高濃
度に注入し、半導体基板にソースおよびドレイン領域を
形成する第４の工程とを備えることを特徴とする。
本発明によれば、ゲート電極のソース領域側の側壁には
無機材料膜が形成されず、ドレイン領域側の側壁には形
成されるので、この非対称構造の無機材料膜およびゲー
ト電極をマスクとしたイオン注入によりソース・ドレイ
ン領域が形成される。
無機材料膜が形成されず、ドレイン領域側の側壁には形
成されるので、この非対称構造の無機材料膜およびゲー
ト電極をマスクとしたイオン注入によりソース・ドレイ
ン領域が形成される。
従って、ソース領域側に偏位したゲート電極を実現でき
る。
る。
以下、添付口面を参照して本発明の詳細な説明する。
第１図は実施例の製造工程を示す断面図である。
まず、例えばＧａ Ａｓからなる半導体基板１を用意し
、スピンコード法等でフォトレジスト膜１１を形成して
フォトリソグラフィによりパターニングする。そして、
このパターニングされたフォトレジスト膜１１を介して
ｎ型不純物をイオン注入し、ｎ型の動作層２を形成する
（第１図（ａ）図示）。
、スピンコード法等でフォトレジスト膜１１を形成して
フォトリソグラフィによりパターニングする。そして、
このパターニングされたフォトレジスト膜１１を介して
ｎ型不純物をイオン注入し、ｎ型の動作層２を形成する
（第１図（ａ）図示）。
次に、フォトレジスト膜１１をアセトン浸漬あるいはア
ッシングにより除去し、真空蒸着法あるいはスパッタ法
等で高融点金属からなるゲート電極材料膜４１を披むし
、その上にスピンコード法等で別のレジスト膜１２を塗
布する。そして、このレジスト膜１２をパターニングし
てゲート領域上にレジスト膜１２を残存させる（第１図
（ｂ）図示）。しかる後、このレジスト膜１２をマスク
としてゲート電極材料膜４１を反応性イオンエツチング
（ＲＩ Ｅ）法等で選択的に除去すると、高融点金属か
らなるゲート電極４２が形成される。
ッシングにより除去し、真空蒸着法あるいはスパッタ法
等で高融点金属からなるゲート電極材料膜４１を披むし
、その上にスピンコード法等で別のレジスト膜１２を塗
布する。そして、このレジスト膜１２をパターニングし
てゲート領域上にレジスト膜１２を残存させる（第１図
（ｂ）図示）。しかる後、このレジスト膜１２をマスク
としてゲート電極材料膜４１を反応性イオンエツチング
（ＲＩ Ｅ）法等で選択的に除去すると、高融点金属か
らなるゲート電極４２が形成される。
次に、プラズマＣＶＤ法あるいはスパッタ法を用いて、
ＳＩＯ，ＳＩＮ 等からなる無機材料ｘ 膜２１を被着しく第１図（ｃ）図示）、ＲＹＥ等により
無機材料膜２１をエッチ゛ングする。すると、第１図（
ｄ）に示すように、ゲート電極４２の側壁に無機材料膜
２１が残存することになる。
ＳＩＯ，ＳＩＮ 等からなる無機材料ｘ 膜２１を被着しく第１図（ｃ）図示）、ＲＹＥ等により
無機材料膜２１をエッチ゛ングする。すると、第１図（
ｄ）に示すように、ゲート電極４２の側壁に無機材料膜
２１が残存することになる。
次に、スピンコード法でレジスト膜１３を被着し、フォ
トリソグラフィでバターニングしてゲート電極４２のド
レイン領域側の無機材料膜２１を被覆するようにする。
トリソグラフィでバターニングしてゲート電極４２のド
レイン領域側の無機材料膜２１を被覆するようにする。
そして、このレジスト膜１３をマスクとして無機材料膜
２１をエツチングすると、ゲート電極４２のドレイン領
域側のみに無機材料膜２１が残存することになる（第１
図（ｅ）図示）。しかる後、レジスト膜１３をアセトン
浸漬あるいはアッシングなどで除去し、次いでスピンコ
ード法等でレジスト膜１４を被着し、フォトリソグラフ
ィでＦＥＴの形成領域を窓あけし、レジスト膜１４およ
び無機材料膜２１とゲート電極４２をマスクとしてｎ型
不純物のイオン注入を行なう。このイオン注入は高濃度
に行なわれ、これによってゲート電極４２に接したソー
ス領域３と、ゲート電極から離れたドレイン領域４が形
成される（第１図（ｆ）図示）。
２１をエツチングすると、ゲート電極４２のドレイン領
域側のみに無機材料膜２１が残存することになる（第１
図（ｅ）図示）。しかる後、レジスト膜１３をアセトン
浸漬あるいはアッシングなどで除去し、次いでスピンコ
ード法等でレジスト膜１４を被着し、フォトリソグラフ
ィでＦＥＴの形成領域を窓あけし、レジスト膜１４およ
び無機材料膜２１とゲート電極４２をマスクとしてｎ型
不純物のイオン注入を行なう。このイオン注入は高濃度
に行なわれ、これによってゲート電極４２に接したソー
ス領域３と、ゲート電極から離れたドレイン領域４が形
成される（第１図（ｆ）図示）。
次に、レジスト膜１４を除去し、Ａ ｓ Ｈａ雰囲気中
で８００℃程度のアニールを行ない、イオン注入層２，
３．４を活性化する。しかる後、リフトオフ法によりオ
ーミック電極４５．４６を形成すると、自己整合プロセ
スによりＭＥ Ｓ Ｆ ＥＴが完成する（第１図（ｇ）
図示）。
で８００℃程度のアニールを行ない、イオン注入層２，
３．４を活性化する。しかる後、リフトオフ法によりオ
ーミック電極４５．４６を形成すると、自己整合プロセ
スによりＭＥ Ｓ Ｆ ＥＴが完成する（第１図（ｇ）
図示）。
上記実施例のＭＥ Ｓ Ｆ ＥＴでは、ゲート電極４２
とソース領域３が接することになる。これをなくすため
には、第１図（ｆ）の工程の後に無機材料膜２１をエツ
チングで除去し、ゲート電極４２を伜かだけ等方向にエ
ツチングすればよい。
とソース領域３が接することになる。これをなくすため
には、第１図（ｆ）の工程の後に無機材料膜２１をエツ
チングで除去し、ゲート電極４２を伜かだけ等方向にエ
ツチングすればよい。
以上、詳細に説明した通り本発明では、ゲート電極のソ
ース領域側の側壁には無機材料膜が存在せず、ドレイン
領域側の側壁には存在しているので、この無機材料膜お
よびゲート電極をマスクとしたイオン注入により、ソー
ス・ドレイン領域が形成されることになる。従って、ソ
ース領域側に偏位したゲート電極を有し、ドレイン耐圧
を高くしたＭＥＳＦＥＴを簡単に実現できる効果がある
。
ース領域側の側壁には無機材料膜が存在せず、ドレイン
領域側の側壁には存在しているので、この無機材料膜お
よびゲート電極をマスクとしたイオン注入により、ソー
ス・ドレイン領域が形成されることになる。従って、ソ
ース領域側に偏位したゲート電極を有し、ドレイン耐圧
を高くしたＭＥＳＦＥＴを簡単に実現できる効果がある
。
第１図は、本発明の実施例を示す製造工程別の素子断面
図である。 １・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、１１． １２． １３・
・・フォトレジスト膜、２１・・・無機材料膜、４１・
・・ゲート電極材料膜、４２・・・ゲート電極、４５．
４６・・・オーミック電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹娯追：ｒ−坦
（１／２） 第１０（１）
図である。 １・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、１１． １２． １３・
・・フォトレジスト膜、２１・・・無機材料膜、４１・
・・ゲート電極材料膜、４２・・・ゲート電極、４５．
４６・・・オーミック電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹娯追：ｒ−坦
（１／２） 第１０（１）
Claims (1)
- 【特許請求の範囲】 １、あらかじめ動作層が形成された半導体基板上に高融
点金属からなるゲート電極を形成する第１の工程と、 前記ゲート電極のドレイン領域側の側壁に側壁無機材料
膜を形成する第２の工程と、 前記ゲート電極およびその側壁無機材料膜をマスクとし
て不純物を高濃度に注入し、前記半導体基板にソースお
よびドレイン領域を形成する第３の工程と、 を備えることを特徴とする電界効果トランジスタの製造
方法。 ２、あらかじめ動作層が形成された半導体基板上に高融
点金属からなるゲート電極を形成する第１の工程と、 無機材料膜を被着した後にエッチングし、前記ゲート電
極の側壁に前記無機材料膜を残存させる第２の工程と、 前記ゲート電極のドレイン領域側の前記無機材料膜を被
覆するレジストパターンを形成し、このレジストパター
ンをマスクとして前記無機材料膜を選択的に除去して前
記ゲート電極のドレイン領域側に前記無機材料膜を残存
させる第３の工程と、前記ゲート電極およびその側壁に
残存した前記無機材料膜をマスクとして不純物を高濃度
に注入し、前記半導体基板にソースおよびドレイン領域
を形成する第４の工程と を備えることを特徴とする電界効果トランジスタの製造
方法。 ３、前記第２の工程におけるエッチングは、反応性イオ
ンエッチングである請求項２記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP73489A JPH02181440A (ja) | 1989-01-05 | 1989-01-05 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP73489A JPH02181440A (ja) | 1989-01-05 | 1989-01-05 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181440A true JPH02181440A (ja) | 1990-07-16 |
Family
ID=11481956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP73489A Pending JPH02181440A (ja) | 1989-01-05 | 1989-01-05 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043434A (ja) * | 1990-04-19 | 1992-01-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-01-05 JP JP73489A patent/JPH02181440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043434A (ja) * | 1990-04-19 | 1992-01-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
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