JPS60136263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60136263A JPS60136263A JP58243129A JP24312983A JPS60136263A JP S60136263 A JPS60136263 A JP S60136263A JP 58243129 A JP58243129 A JP 58243129A JP 24312983 A JP24312983 A JP 24312983A JP S60136263 A JPS60136263 A JP S60136263A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置の製造方法に関し、さらに詳細に
はＧａ Ａｓ ＭＥ’Ｓ Ｆ ＥＴのごとき超高周波用
電界効果型半導体素子の製造に好適な半導体装置に製造
方法に関するものである。
はＧａ Ａｓ ＭＥ’Ｓ Ｆ ＥＴのごとき超高周波用
電界効果型半導体素子の製造に好適な半導体装置に製造
方法に関するものである。
［発明の技術的背景］
第１図はＧａ Ａｓ ＭＥＳＦＥＴのごとき超高周波用
の接合型電界効果素子の主要部断面構造を示したもので
あり、１は半絶縁性の基板、２は低濃度のゲート領域、
３は高濃度のソース領域、４は高濃度のドレイン領域、
５はゲート電極である。
の接合型電界効果素子の主要部断面構造を示したもので
あり、１は半絶縁性の基板、２は低濃度のゲート領域、
３は高濃度のソース領域、４は高濃度のドレイン領域、
５はゲート電極である。
また、６は該素子の動作時に生じる表面空乏層であり、
Ｒｓ及びＲｏはゲート電極５とソース領域３及びドレイ
ン領域４との間に生じるソース寄生抵抗及びドレイン寄
生抵抗である。
Ｒｓ及びＲｏはゲート電極５とソース領域３及びドレイ
ン領域４との間に生じるソース寄生抵抗及びドレイン寄
生抵抗である。
前記のごとき構造の電界効果素子の動作特性はゲート領
域２に生ずるソース寄生抵抗Ｒｒ及びドレイン寄生抵抗
Ｒ９とによって左右され、Ｒｓ及びＲＤが無ネ語し得な
い値である場合の素子の非飽和領域の伝達コンダクタン
スは１／ １＋ （Ｒｓ 十Ｒｏ）（Ｉに比例し、また
飽和領域の伝達コンダクタンスは１／ １＋Ｒｓ （］
ｓに比例することが知られている。くここに、（］、
！；ＩｓはＲｓ及びＲｏが零の時の非飽和領域及び飽
和領域の伝達コンダクタンスである。） 従って、高周波特性のよい（７１−なわち、伝達コンダ
クタンスの大きい）素子を形成するためにはＲｓ及びＲ
ｏの値をできるだ（プ小さくすることが必要である。
しかるにＲｓ及びＲｏの値は第１図に示ずＩｓ、ＩＤの
値（すなわち、グー１〜電極とソース領域との間隔Ｉ！
ｓ及びゲート電極とドレイン領域との間隔１ｏ＞に比例
しているので、Ｒｓ及びＲｏの値を小さくするためには
１ｓ及びｌＤの値を小さくすることが必要である。
域２に生ずるソース寄生抵抗Ｒｒ及びドレイン寄生抵抗
Ｒ９とによって左右され、Ｒｓ及びＲＤが無ネ語し得な
い値である場合の素子の非飽和領域の伝達コンダクタン
スは１／ １＋ （Ｒｓ 十Ｒｏ）（Ｉに比例し、また
飽和領域の伝達コンダクタンスは１／ １＋Ｒｓ （］
ｓに比例することが知られている。くここに、（］、
！；ＩｓはＲｓ及びＲｏが零の時の非飽和領域及び飽
和領域の伝達コンダクタンスである。） 従って、高周波特性のよい（７１−なわち、伝達コンダ
クタンスの大きい）素子を形成するためにはＲｓ及びＲ
ｏの値をできるだ（プ小さくすることが必要である。
しかるにＲｓ及びＲｏの値は第１図に示ずＩｓ、ＩＤの
値（すなわち、グー１〜電極とソース領域との間隔Ｉ！
ｓ及びゲート電極とドレイン領域との間隔１ｏ＞に比例
しているので、Ｒｓ及びＲｏの値を小さくするためには
１ｓ及びｌＤの値を小さくすることが必要である。
また、高周波特性のよい電界効果素子を形成するために
は前記要件に加えてゲート長１Ｇを小ざくすることも必
要である。
は前記要件に加えてゲート長１Ｇを小ざくすることも必
要である。
一方、ＲＤをあまり小さくしすぎると、ゲート耐圧が低
下してしまうのでＲＤをあまり小さくすることは好まし
くない。
下してしまうのでＲＤをあまり小さくすることは好まし
くない。
従って、ゲート耐圧が大きくかつ伝達コンダクタンスの
高い高周波用電界効果型素子を形成するためにはＲｓが
ほぼ零に近い反面、Ｒｏがある値よりも大きいことが必
要となるが、このようにＲｓ及びＲＤを制御することは
従来の素子製造方法では不可能であった。
高い高周波用電界効果型素子を形成するためにはＲｓが
ほぼ零に近い反面、Ｒｏがある値よりも大きいことが必
要となるが、このようにＲｓ及びＲＤを制御することは
従来の素子製造方法では不可能であった。
以下に従来の超高周波用電界効果素子の製造方法につい
て説明）−る。
て説明）−る。
超高周波用半導体素子として用いられる、ＧａＡｓ Ｍ
ＥＳＦＥＴの製造方法には添付図面の第２図及び第３図
に承り二つの方法があった。
ＥＳＦＥＴの製造方法には添付図面の第２図及び第３図
に承り二つの方法があった。
第一の方法は、第２図（、ａ＞に示すように、まずａａ
−Ａｓからなる半絶縁性の基板１にｎ型の低濃度領域７
を形成した後、該低濃度領域７に選択的に不純物導入を
行って（例えばレジストパターンをマスクとしてイオン
注入した後にアニールすることによって）高濃度領域で
あるソース領［３及びドレイン領域４と低濃度のゲート
領域２とを形成し、さらに第２図（１））に示Ｊように
ゲート領域２上にショットキィ性のゲート電極５をリフ
トオフ法で形成するという方法である。
−Ａｓからなる半絶縁性の基板１にｎ型の低濃度領域７
を形成した後、該低濃度領域７に選択的に不純物導入を
行って（例えばレジストパターンをマスクとしてイオン
注入した後にアニールすることによって）高濃度領域で
あるソース領［３及びドレイン領域４と低濃度のゲート
領域２とを形成し、さらに第２図（１））に示Ｊように
ゲート領域２上にショットキィ性のゲート電極５をリフ
トオフ法で形成するという方法である。
一方、第二の方法は、第３図（ａ）に示すように、Ｇａ
Ａｓからなる半絶縁性の基板１にｎ型の低濃度領域７を
形成した後、第３図（ｂ）に示づ”ように該低濃度領域
７上にショットキィ性のグー１へ電極５を形成し、さら
に該ゲート電極５をマスクとして該グー１〜電極の周囲
の基板内に不純物導入を行うことにより、高濃度のソー
ス領域３及びドレイン領域４どともに低濃度のゲート領
域２を形成するという方法である。
Ａｓからなる半絶縁性の基板１にｎ型の低濃度領域７を
形成した後、第３図（ｂ）に示づ”ように該低濃度領域
７上にショットキィ性のグー１へ電極５を形成し、さら
に該ゲート電極５をマスクとして該グー１〜電極の周囲
の基板内に不純物導入を行うことにより、高濃度のソー
ス領域３及びドレイン領域４どともに低濃度のゲート領
域２を形成するという方法である。
［背景技術の問題点］
前記第一の方法ではソース領域３とドレイン領域４の形
成後にグー１〜領域５を形成するのでソース領域３とド
レイン領域４をゲート電極５に対して自己整合させるこ
とができず、従って前記１ｓ及びｊ２ｏの値が大きくな
ることは避けられなかった。 それゆえ、前記第一の方
法で形成した素子はソース寄生抵抗Ｒ５が大きく、その
結果、伝達コンダクタンスが小さく、高周波特性の悪い
素子となっていた。 また、グー１〜電極５が剥離しゃ
ずいという欠点もあった。
成後にグー１〜領域５を形成するのでソース領域３とド
レイン領域４をゲート電極５に対して自己整合させるこ
とができず、従って前記１ｓ及びｊ２ｏの値が大きくな
ることは避けられなかった。 それゆえ、前記第一の方
法で形成した素子はソース寄生抵抗Ｒ５が大きく、その
結果、伝達コンダクタンスが小さく、高周波特性の悪い
素子となっていた。 また、グー１〜電極５が剥離しゃ
ずいという欠点もあった。
一方、前記第二の方法は第一の方法に存する前記問題点
を解決したものであり、この方法によれば、ソース領域
とトレイン領域とがゲート電極５をマスクとして自己整
合的に形成されるため、前記ｊ！ｓ及び１Ｄの値は非常
に小さくなり、従ってＦ＜ ｓ及びＲｏの値も小さくな
る。 しかしながら、この第二の方法ではイオン注入後
のアニール時に注入イオンが横方向に拡散してドレイン
領域４及びソース領域３の端がゲート電極５と接触する
位置にまで拡大し、その結果、１Ｄの値が零に近くなっ
てゲート耐圧が著しく劣化したり、１Ｓの値が零近くに
なって、しきい値電圧を制御できなくなる等の問題があ
った。 また、この方法でもゲ１〜電極５が剥離しや寸
いという欠点があった。
を解決したものであり、この方法によれば、ソース領域
とトレイン領域とがゲート電極５をマスクとして自己整
合的に形成されるため、前記ｊ！ｓ及び１Ｄの値は非常
に小さくなり、従ってＦ＜ ｓ及びＲｏの値も小さくな
る。 しかしながら、この第二の方法ではイオン注入後
のアニール時に注入イオンが横方向に拡散してドレイン
領域４及びソース領域３の端がゲート電極５と接触する
位置にまで拡大し、その結果、１Ｄの値が零に近くなっ
てゲート耐圧が著しく劣化したり、１Ｓの値が零近くに
なって、しきい値電圧を制御できなくなる等の問題があ
った。 また、この方法でもゲ１〜電極５が剥離しや寸
いという欠点があった。
それゆえ、前記いずれの方法においても前記矛、及びＪ
ｌｏの値を精密に制御することができなかったため、従
来方法で製造された素子（よ特性がばらつきやすく、従
って歩留りが悪かった。 また、ゲート電極の形成に際
してマスクを使用して光学的露光方法でゲート長１．を
決定していたため、１Ｇをサブミクロンオーダーにまで
縮小づることが不可能であり、従ってさらに高い周波数
用の素子を実現することができなかった。 その上、ゲ
ート長１ａの異る素子毎にマスクを用意しておかねばな
らないのでマスク製造具等のコストがかなり高価であり
、素子の製造コストを高価に−４る原因となっていた。
ｌｏの値を精密に制御することができなかったため、従
来方法で製造された素子（よ特性がばらつきやすく、従
って歩留りが悪かった。 また、ゲート電極の形成に際
してマスクを使用して光学的露光方法でゲート長１．を
決定していたため、１Ｇをサブミクロンオーダーにまで
縮小づることが不可能であり、従ってさらに高い周波数
用の素子を実現することができなかった。 その上、ゲ
ート長１ａの異る素子毎にマスクを用意しておかねばな
らないのでマスク製造具等のコストがかなり高価であり
、素子の製造コストを高価に−４る原因となっていた。
［発明の目的］
この発明の目的は前記のごとき種々の問題点を解消した
半導体装置の製造方法を提供することである。
半導体装置の製造方法を提供することである。
［発明の概要］
この発明による方法は、特許請求の範囲に記載したよう
に、（Ｉ）表面に特定の導電型領域が形成されている半
絶縁性の基板もしくは半導体製の基板の表面に垂直な側
面を有した所定のパターンを形成する工程ど、（ｎ）該
基板の全表面に電極となる金属膜を形成する工程と、（
ＩＩＩ）該金属膜を異方性エツチングして該パターンの
側面を覆う垂直な壁状金属膜部分を形成する工程と、（
ＩＶ）該基板の全面に絶縁膜を形成Ｊる工程と、（Ｌ）
該絶縁膜を異方性エツチングすることにより該壁状金属
膜部分と一体の垂直な壁状絶縁膜部分を形成す゛る工程
と、（Ｖｌ ）選択的エツチングによって該パターンを
除去する工程と、（Ｖｌｌ）該壁状金属膜部分ど該壁状
絶縁膜部分とをマスクにして該基板の表面にイオン注入
後 属膜部分と該壁状絶縁膜部分の周囲の基板内に高濃度領
域を形成する工程とを含ｌνでいることを特徴とする。
に、（Ｉ）表面に特定の導電型領域が形成されている半
絶縁性の基板もしくは半導体製の基板の表面に垂直な側
面を有した所定のパターンを形成する工程ど、（ｎ）該
基板の全表面に電極となる金属膜を形成する工程と、（
ＩＩＩ）該金属膜を異方性エツチングして該パターンの
側面を覆う垂直な壁状金属膜部分を形成する工程と、（
ＩＶ）該基板の全面に絶縁膜を形成Ｊる工程と、（Ｌ）
該絶縁膜を異方性エツチングすることにより該壁状金属
膜部分と一体の垂直な壁状絶縁膜部分を形成す゛る工程
と、（Ｖｌ ）選択的エツチングによって該パターンを
除去する工程と、（Ｖｌｌ）該壁状金属膜部分ど該壁状
絶縁膜部分とをマスクにして該基板の表面にイオン注入
後 属膜部分と該壁状絶縁膜部分の周囲の基板内に高濃度領
域を形成する工程とを含ｌνでいることを特徴とする。
この発明の方法によれば、例えばＭＥＳＦＥＴのソー
ス領域及びドレイン領域をゲート電極をマスクとして自
己整合的に形成することができるとともにゲート電極に
対してソース領域及びドレイン領域が接触づ−ることを
未然に防止することができ、従ってゲート耐圧が劣化す
る恐れがなく、かつ伝達コンダクタンスの大きな高周波
用の半導体素子を高い歩留りで生産することができる。
ス領域及びドレイン領域をゲート電極をマスクとして自
己整合的に形成することができるとともにゲート電極に
対してソース領域及びドレイン領域が接触づ−ることを
未然に防止することができ、従ってゲート耐圧が劣化す
る恐れがなく、かつ伝達コンダクタンスの大きな高周波
用の半導体素子を高い歩留りで生産することができる。
［発明の実施例］
以下に添イ」図面の第４図及び第５図を参照して本発明
の実施例について説明する。 第４図（ａ）ないし第４
図（［）は、本発明方法をＧａ ＡＳ ＭＥＳＦＥＴの
製造に適用した第一実施例を工程順に示した断面図であ
る。
の実施例について説明する。 第４図（ａ）ないし第４
図（［）は、本発明方法をＧａ ＡＳ ＭＥＳＦＥＴの
製造に適用した第一実施例を工程順に示した断面図であ
る。
本発明方法では、まずＧａＡＳ塁板１上板不純物温度３
Ｘ １０１５／ Ｃ１ｌ＋”の低濃度領１ｔ（ｎ型）７
を厚さ １．５μｍで形成した後、レジストｂしくは酸
化膜等によって側面が垂直なパターン８を第４図（ａ）
に示すように形成する。 該パターン８は金属〃９、レ
ジスト膜もしくは酸化膜等を基板１上の全面に形成した
後に該金属膜、該レジスト膜もしくは酸化膜を反応性イ
オンエツチング（ＲＩＥ）等の異方性エツチングで選択
的に蝕刻づることにより形成される。 この実施例では
、該パターン８は厚さ８０００Ｘの５ｉ３Ｎａｌ１５！
で形成された。
Ｘ １０１５／ Ｃ１ｌ＋”の低濃度領１ｔ（ｎ型）７
を厚さ １．５μｍで形成した後、レジストｂしくは酸
化膜等によって側面が垂直なパターン８を第４図（ａ）
に示すように形成する。 該パターン８は金属〃９、レ
ジスト膜もしくは酸化膜等を基板１上の全面に形成した
後に該金属膜、該レジスト膜もしくは酸化膜を反応性イ
オンエツチング（ＲＩＥ）等の異方性エツチングで選択
的に蝕刻づることにより形成される。 この実施例では
、該パターン８は厚さ８０００Ｘの５ｉ３Ｎａｌ１５！
で形成された。
パターン８の形成後、第４図（ａ ）に示すように全面
に金属膜９を形成する。 この金属膜９はＱａ ＡＳ基
板に対してショットキィ接合を形成する金属からなり、
この実施例ではＴｉＷが使用された。 該金属膜９の厚
さは３０００大であり、スパッタ法で形成した。
に金属膜９を形成する。 この金属膜９はＱａ ＡＳ基
板に対してショットキィ接合を形成する金属からなり、
この実施例ではＴｉＷが使用された。 該金属膜９の厚
さは３０００大であり、スパッタ法で形成した。
次に該金属膜９のうち、該パターン８の側面に付着して
いる部分を除いて他の部分を反応性イオンエツチング（
ＲＩＥ）で除去し、第４図（ｂ）に示すようにパターン
８の側面に付着する壁状金属膜部分９ａを形成する。
この壁状金属膜部分９ａはＭＥＳＦＥＴのゲート電極を
構成するものであり、その高さｈは７０００Ｘで幅Ｊな
わち長さｌは２０００Ｘである。
いる部分を除いて他の部分を反応性イオンエツチング（
ＲＩＥ）で除去し、第４図（ｂ）に示すようにパターン
８の側面に付着する壁状金属膜部分９ａを形成する。
この壁状金属膜部分９ａはＭＥＳＦＥＴのゲート電極を
構成するものであり、その高さｈは７０００Ｘで幅Ｊな
わち長さｌは２０００Ｘである。
ついで第４図（Ｃ）に示すように厚さ１５００Ｘの酸化
膜１０をスパッタ法で全面に堆積させた後、ＲＩＥで該
酸化膜１０の直立部分のみを除いて他の部分を除去する
と第４図（ｄ ）に示されるように壁状金属膜部分９ａ
と一体の壁状酸化膜部分１６ａが形成される。 この壁
状酸化膜部分１０ａの幅づ“なわち長さは１０００久で
ある。
膜１０をスパッタ法で全面に堆積させた後、ＲＩＥで該
酸化膜１０の直立部分のみを除いて他の部分を除去する
と第４図（ｄ ）に示されるように壁状金属膜部分９ａ
と一体の壁状酸化膜部分１６ａが形成される。 この壁
状酸化膜部分１０ａの幅づ“なわち長さは１０００久で
ある。
次に該パターン８をプラズマエツチングＣ除去すると第
４図（ｅ ）のように基板上には壁状金属膜部分９ａと
壁状酸化膜部分１０ａとが残されるので、この壁状金属
膜部分９ａと壁状酸化膜部分１０ａとをマスクとして基
板上の低濃度領１＊７に例えばＳｉ等の不純物をイオン
注入した後、８００℃で１０分間のアニールを行うと、
第４図（［）に示づ゛ように、壁状金属膜部分９ａ及び
壁状酸化膜部分１０ａの周囲の基板表面に例えば不純物
ｉ９度３×１０１６／Ｃｍ３で厚さが４μｍのｎ型高濃
度領域３．４が形成される。 この高濃度領域３，４は
それぞれＭＥＳＦＥＴのソース領域及びドレイン領域と
なり、一方、壁状金属膜部分９ａと壁状酸化膜部分１０
ａの直下に残されたｎ型の低ｍ度領域はゲート領域２と
なる。 また、壁状金属膜部分９ａは壁状酸化膜部分１
０ａと一体どなっでゲート電極５を構成する。
４図（ｅ ）のように基板上には壁状金属膜部分９ａと
壁状酸化膜部分１０ａとが残されるので、この壁状金属
膜部分９ａと壁状酸化膜部分１０ａとをマスクとして基
板上の低濃度領１＊７に例えばＳｉ等の不純物をイオン
注入した後、８００℃で１０分間のアニールを行うと、
第４図（［）に示づ゛ように、壁状金属膜部分９ａ及び
壁状酸化膜部分１０ａの周囲の基板表面に例えば不純物
ｉ９度３×１０１６／Ｃｍ３で厚さが４μｍのｎ型高濃
度領域３．４が形成される。 この高濃度領域３，４は
それぞれＭＥＳＦＥＴのソース領域及びドレイン領域と
なり、一方、壁状金属膜部分９ａと壁状酸化膜部分１０
ａの直下に残されたｎ型の低ｍ度領域はゲート領域２と
なる。 また、壁状金属膜部分９ａは壁状酸化膜部分１
０ａと一体どなっでゲート電極５を構成する。
第４図（ｆ）に示すＧａ Ａｓ ＭＥＳＦＥＴでは前記
Ａｓの値がほぼ零に近く、従って伝達コンダクタンスが
大きく、よい高周波特性を有している反面、ドレイン領
域４とゲート電極５との間隔Ａｎが１５よりも十分に大
きいのでゲート耐圧も大きい。 また、ゲート電極が壁
状酸化膜部分１０ａと一体に形成されているので、該ゲ
ート電極の金属部分のアスペクト比（ｌｉ面面構横比が
非常に大きいにもかかわらず基板に対する固着力が大き
く、従ってゲ−１・電極の剥離が生じにくい。
Ａｓの値がほぼ零に近く、従って伝達コンダクタンスが
大きく、よい高周波特性を有している反面、ドレイン領
域４とゲート電極５との間隔Ａｎが１５よりも十分に大
きいのでゲート耐圧も大きい。 また、ゲート電極が壁
状酸化膜部分１０ａと一体に形成されているので、該ゲ
ート電極の金属部分のアスペクト比（ｌｉ面面構横比が
非常に大きいにもかかわらず基板に対する固着力が大き
く、従ってゲ−１・電極の剥離が生じにくい。
また、ゲート長ｌＧ （第１図参照）が本発明方法では
壁状金属膜部分９ａの膜厚で決定されるため、本発明方
法によれば非常に小さなゲート長を所望のとおり実現す
ることができ、従って高周波特性のよいＭ Ｅ Ｓ Ｆ
Ｅ Ｔが得られる。
壁状金属膜部分９ａの膜厚で決定されるため、本発明方
法によれば非常に小さなゲート長を所望のとおり実現す
ることができ、従って高周波特性のよいＭ Ｅ Ｓ Ｆ
Ｅ Ｔが得られる。
第５図は本発明の第二実施例の方法の一部を示し１＝も
のである。 第二実施例の方法の前半工程は第４図（ａ
）ないし第４図（ｅ）までの工程であり、残りの後半
工程は第５（ａ）ないし第５図（Ｃ）で示されている。
のである。 第二実施例の方法の前半工程は第４図（ａ
）ないし第４図（ｅ）までの工程であり、残りの後半
工程は第５（ａ）ないし第５図（Ｃ）で示されている。
本発明の第二実施例の方法では第４図（ａ）ないし第４
図（ｅ）までの工程を終了した後に第５（ａ ）に示す
ように全面に第二の絶縁膜１１を形成した後、異方性エ
ツチングによって該第二の絶縁膜１１の直立部分のみを
残して他の部分を除去し、第５図（ｂ）に示すように壁
状金属膜部分９ａと第一の壁状絶縁膜部分１０ａの各々
の側面に付着した第二の壁状絶縁膜部分１１ａを形成す
る。ついで、壁状金属膜部分９ａと第−及び第二の壁状
絶縁膜部分１０ａ、１１ａとによって形成されたゲート
電極５をマスクにして該グー１〜電極の周囲の基板表面
に８１等の不純物をイオン注入した後、８００℃１０分
間のアニールを行ってグー１〜電極５の両側にソース領
域３とドレイン領域４とを形成する。
図（ｅ）までの工程を終了した後に第５（ａ ）に示す
ように全面に第二の絶縁膜１１を形成した後、異方性エ
ツチングによって該第二の絶縁膜１１の直立部分のみを
残して他の部分を除去し、第５図（ｂ）に示すように壁
状金属膜部分９ａと第一の壁状絶縁膜部分１０ａの各々
の側面に付着した第二の壁状絶縁膜部分１１ａを形成す
る。ついで、壁状金属膜部分９ａと第−及び第二の壁状
絶縁膜部分１０ａ、１１ａとによって形成されたゲート
電極５をマスクにして該グー１〜電極の周囲の基板表面
に８１等の不純物をイオン注入した後、８００℃１０分
間のアニールを行ってグー１〜電極５の両側にソース領
域３とドレイン領域４とを形成する。
そして最後にソース領域３及びドレイン領域４及びゲー
ト電極の上にＧｅ層１２及びＡＵ層１３を連続的に蒸着
すると、該二層はそれぞれソース電極及びドレイン電極
となり、また、グー１〜電極５の頂面に堆積した二層は
ゲート電極のリード接続用パッドとなる。
ト電極の上にＧｅ層１２及びＡＵ層１３を連続的に蒸着
すると、該二層はそれぞれソース電極及びドレイン電極
となり、また、グー１〜電極５の頂面に堆積した二層は
ゲート電極のリード接続用パッドとなる。
この第二実施例の方法では、ゲート電極とソース領域と
の間隔１ｓがソース領域形成工程において第二の壁状絶
縁膜部分１１ａの膜厚によって決定され、また、ゲート
電極とドレイン領域との間隔１ｏがトレイン領域形成工
程において第−及び第二の壁状絶縁膜部分１０ａ及び１
１ａの合計膜厚によって決定されるので、前記１ｓ及び
１Ｄの値を微細に制御づることができ、ｊ２ｓ及びｉｏ
の値が零になったり、あるいは好ましくない大きさにな
ったりする恐れがない。 また、ゲート電極である壁状
金属膜部分９ａがその両側から壁状絶縁膜部分１０ａ及
び１１ａで挾持されているため、アスペクト比の大きな
ゲート電極でも倒壊したり、基板から剥離する恐れがな
い。
の間隔１ｓがソース領域形成工程において第二の壁状絶
縁膜部分１１ａの膜厚によって決定され、また、ゲート
電極とドレイン領域との間隔１ｏがトレイン領域形成工
程において第−及び第二の壁状絶縁膜部分１０ａ及び１
１ａの合計膜厚によって決定されるので、前記１ｓ及び
１Ｄの値を微細に制御づることができ、ｊ２ｓ及びｉｏ
の値が零になったり、あるいは好ましくない大きさにな
ったりする恐れがない。 また、ゲート電極である壁状
金属膜部分９ａがその両側から壁状絶縁膜部分１０ａ及
び１１ａで挾持されているため、アスペクト比の大きな
ゲート電極でも倒壊したり、基板から剥離する恐れがな
い。
［発明の効果］
以上に説明したように、この発明の方法によれば、従来
のＭＥＳＦＥＴにくらべてゲート長が短かく、かつソー
ス寄生抵抗が小さく、しかもゲート耐圧の低下する恐れ
のない超高周波用のＭＥ’５ＦＥＴを高歩留りで製造す
ることができる。 また、本発明の方法では、ゲート電
極の形成に際して光学的露光法を要しないため、工程が
簡略になるとともにマスク製造具を要しないので従来方
法よりも製造コストの低減が可能になる。 さらに本発
明方法によれば、ゲート電極の形成に際してマスクを要
しないので、種々のゲート長の素子を製造することがで
き、また、ゲート長の変更に際してもマスクを製造づる
必要がなくなる。
のＭＥＳＦＥＴにくらべてゲート長が短かく、かつソー
ス寄生抵抗が小さく、しかもゲート耐圧の低下する恐れ
のない超高周波用のＭＥ’５ＦＥＴを高歩留りで製造す
ることができる。 また、本発明の方法では、ゲート電
極の形成に際して光学的露光法を要しないため、工程が
簡略になるとともにマスク製造具を要しないので従来方
法よりも製造コストの低減が可能になる。 さらに本発
明方法によれば、ゲート電極の形成に際してマスクを要
しないので、種々のゲート長の素子を製造することがで
き、また、ゲート長の変更に際してもマスクを製造づる
必要がなくなる。
なお、前記実施例はＧａ Ａｓ ＭＥＳＦＥＴの製造方
法について示されたものであるが、本発明方法が他の形
式の半導体装置の製造方法としても適用可能であること
は当然である。
法について示されたものであるが、本発明方法が他の形
式の半導体装置の製造方法としても適用可能であること
は当然である。
第１図は接合形電界効果素子の要部断面を示した図、第
２図及び第３図は従来の製造方法を説明するための図、
第４図は本発明の方法の第一実施例を工程順に示した図
、第５図は本発明の方法の第二実施例の後半工程を工程
順に示した図である。 １・・・基板、 ２・・・ゲート領域、 ３・・・ソー
ス領域、 ４・・・ドレイン領域、 ５・・・ゲート電
極、７・・・低濃度領域、 ８・・・パターン。 特許出願人 東京芝浦電気株式会社 第１図 第２図 第３図 第４図
２図及び第３図は従来の製造方法を説明するための図、
第４図は本発明の方法の第一実施例を工程順に示した図
、第５図は本発明の方法の第二実施例の後半工程を工程
順に示した図である。 １・・・基板、 ２・・・ゲート領域、 ３・・・ソー
ス領域、 ４・・・ドレイン領域、 ５・・・ゲート電
極、７・・・低濃度領域、 ８・・・パターン。 特許出願人 東京芝浦電気株式会社 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 表面に特定の導電型領域が形成されている半絶縁性
の基板もしくは半導体の基板の表面に垂直な側面を有し
た所定のパターンを形成する工程と、該基板の全面に金
属膜を形成する工程と、該金属膜を異方性エツチングす
ることにより該パターンの側面を覆う垂直な壁状金属膜
部分を形成する工程と、該基板の全面に絶縁膜を形成す
る工程と、該絶縁膜を異方性エツチングすることにより
該壁状金属膜部分の側面を覆う垂直な壁状絶縁膜部分を
形成づる工程と、選択的エツチングによって該パターン
を除去する工程と、該壁状金属膜部分と該壁状絶縁膜部
分とをマスクにして該基板の表面にイオン注入を行うこ
とにより該壁状金属膜部分と該壁状絶縁膜部分の周囲の
基板表面に高濃度領域を形成する工程とを含む半導体装
置の製造方法。 ２ 表面に特定の導電型領域が形成されている半絶縁性
の基板もしくは半導体の基板の表面に垂直な側面を有し
た所定のパターンを形成する工程と、該基板の全面に金
属膜を形成する工程と、該金属膜を異方性エツチングす
ることにより該パターンの側面を覆う垂直な壁状金属膜
部分を形成する工程と、該基板の全面に第一の絶縁膜を
形成する工程と、該第−の絶縁膜を異方性エツチングす
ることにより該壁状金属膜部分の側面を覆う垂直な第一
の壁状絶縁膜部分を形成する工程と、選択的エツチング
によって該パターンを除去する■稈と、該壁状金属膜部
分及び該第−の壁状絶縁膜部分並びに該基板の表面に第
二の絶縁膜を形成する工程と、該第二の絶縁膜を異方性
エツチングして該壁状金属膜部分及び該第−の壁状絶縁
膜部分のそれぞれの側面を覆う垂直な第二の壁状絶縁膜
部分を形成する工程と、骸壁状金属膜部分及び該第−の
壁状絶縁膜部分並びに該第二の壁状絶縁膜部分からなる
直立片をマスクとして該直立片の周囲の基板内にイオン
注入を行うことにより該直立片の周囲の基板に高濃度領
域を形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243129A JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243129A JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136263A true JPS60136263A (ja) | 1985-07-19 |
| JPS6310588B2 JPS6310588B2 (ja) | 1988-03-08 |
Family
ID=17099230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243129A Granted JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136263A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143674A (ja) * | 1983-12-29 | 1985-07-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
| US10840488B2 (en) | 2015-12-16 | 2020-11-17 | Volvo Truck Corporation | Battery fixing device |
-
1983
- 1983-12-24 JP JP58243129A patent/JPS60136263A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143674A (ja) * | 1983-12-29 | 1985-07-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
| US10840488B2 (en) | 2015-12-16 | 2020-11-17 | Volvo Truck Corporation | Battery fixing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310588B2 (ja) | 1988-03-08 |
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