JPH0329301B2 - - Google Patents
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- JPH0329301B2 JPH0329301B2 JP60063096A JP6309685A JPH0329301B2 JP H0329301 B2 JPH0329301 B2 JP H0329301B2 JP 60063096 A JP60063096 A JP 60063096A JP 6309685 A JP6309685 A JP 6309685A JP H0329301 B2 JPH0329301 B2 JP H0329301B2
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- JP
- Japan
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- shot
- gate electrode
- electrode
- shot gate
- resist
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、超高速動作を行なうことができるシ
ヨツトキゲート電界効果トランジスタの製造方法
に関する。
ヨツトキゲート電界効果トランジスタの製造方法
に関する。
＜従来の技術＞
シヨツトキゲート電界効果トランジスタ（以下
MESFFTを略記する）は、特に超高周波におけ
る優れた増幅用素子、或は発振用素子として賞用
されている。また、超高速動作の集積回路の基本
構成素子としても、優れたものであることは周知
である。
MESFFTを略記する）は、特に超高周波におけ
る優れた増幅用素子、或は発振用素子として賞用
されている。また、超高速動作の集積回路の基本
構成素子としても、優れたものであることは周知
である。
従来最も普通に用いられているMESFETの構
造は第２図に示すとおりであり、高比抵抗または
半絶縁性の半導体結晶基板２１上に、導電性半導
体結晶層２２（通常、動作層と称する）を形成
し、動作層２２の上面に、シヨツトキ接触を有す
るゲート電極２３（通常、シヨツトキゲート電極
と称する）、およびそれぞれオーミツク接触を有
するソース電極２４、ドレイン電極２５を形成し
ている。そして、シヨツトキゲート電極２３に印
加する電圧を変化させることにより、シヨツトキ
ゲート電極２３から延びる空乏層２６の幅を変化
させ、ソース電極、ドレイン電極間に流れる電流
を変化させることができる。
造は第２図に示すとおりであり、高比抵抗または
半絶縁性の半導体結晶基板２１上に、導電性半導
体結晶層２２（通常、動作層と称する）を形成
し、動作層２２の上面に、シヨツトキ接触を有す
るゲート電極２３（通常、シヨツトキゲート電極
と称する）、およびそれぞれオーミツク接触を有
するソース電極２４、ドレイン電極２５を形成し
ている。そして、シヨツトキゲート電極２３に印
加する電圧を変化させることにより、シヨツトキ
ゲート電極２３から延びる空乏層２６の幅を変化
させ、ソース電極、ドレイン電極間に流れる電流
を変化させることができる。
MESFETの性能を表わす指数としては、伝達
コンダクタンスgmと遮断周波数Tとがあり、そ
れぞれ次のように表わされる。
コンダクタンスgmと遮断周波数Tとがあり、そ
れぞれ次のように表わされる。
gm＝εμZ／aLg・（Vg−Vth）
T＝gm／2πCgs
但し、Lgはゲート長、Ｚはゲート幅、μはキ
ヤリアの移動度、ａは動作層厚、εは半導体の誘
電率、Vgはゲート印加電圧、VthはMESFETの
閾値電圧、Cgsはゲート・ソース間容量である。
ヤリアの移動度、ａは動作層厚、εは半導体の誘
電率、Vgはゲート印加電圧、VthはMESFETの
閾値電圧、Cgsはゲート・ソース間容量である。
そして、上記伝達コンダクタンスgm、および
遮断周波数Tは何れも高い方がよく、そのため
には上式から明らかなように、ゲート長Lgを短
縮することにより伝達コンダクタンスgmを高め
ることができる。また、この場合には、同時にゲ
ート・ソース間容量Cgsを減少させることにな
り、遮断周波数Tを高める上で非常に有効であ
る。
遮断周波数Tは何れも高い方がよく、そのため
には上式から明らかなように、ゲート長Lgを短
縮することにより伝達コンダクタンスgmを高め
ることができる。また、この場合には、同時にゲ
ート・ソース間容量Cgsを減少させることにな
り、遮断周波数Tを高める上で非常に有効であ
る。
さらに、上記の構造のMESFETにおいては、
ソース電極、シヨツトキゲート電極間に直列寄生
抵抗Rsが存在しているのであり、この直列寄生
抵抗Rsが大きいと、シヨツトキゲート電極間の
電界Ｅが直列寄生抵抗Rsにおける電圧降下によ
り弱められ、伝達コンダクタンスgmを低下させ
ることになる。直列寄生抵抗Rsが０の時の伝達
コンダクタンスgm0とすれば、伝達コンダクタン
スgmは、 gm＝gm0／（１＋Rsgm0） で表わされる。そして、直列寄生抵抗Rsの値は、
GaAsのような表面準位の多い材料に対しては大
きくなる。
ソース電極、シヨツトキゲート電極間に直列寄生
抵抗Rsが存在しているのであり、この直列寄生
抵抗Rsが大きいと、シヨツトキゲート電極間の
電界Ｅが直列寄生抵抗Rsにおける電圧降下によ
り弱められ、伝達コンダクタンスgmを低下させ
ることになる。直列寄生抵抗Rsが０の時の伝達
コンダクタンスgm0とすれば、伝達コンダクタン
スgmは、 gm＝gm0／（１＋Rsgm0） で表わされる。そして、直列寄生抵抗Rsの値は、
GaAsのような表面準位の多い材料に対しては大
きくなる。
以上の説明から明らかなように、MESFETの
性能を向上させるためには、ゲート長Lgを短縮
すること、およびソース電極、シヨツトキゲート
電極間の直列寄生抵抗Rsを低減することが必要
であり、この面での研究が進んでいる。
性能を向上させるためには、ゲート長Lgを短縮
すること、およびソース電極、シヨツトキゲート
電極間の直列寄生抵抗Rsを低減することが必要
であり、この面での研究が進んでいる。
即ち、ゲート長Lgを短縮するものとして、
電子ビーム直接描画露光によりサブミクロン
のレジストパターンを使用して加工を行なうも
の があり、また、ソース電極、シヨツトキゲート
電極間の直列寄生抵抗Rsを低減するものとし
て、 シヨツトキゲート電極以外の領域にイオン注
入を行ない、活性化するもの、 耐熱性を有するシヨツトキゲート電極をマス
クとして自己整合的にイオン注入を行なうもの
（N.YOKOYAMA，ISSCC Digest of
Technical Paper p.218 1981年）、 ダミーゲートをマスクとしてイオン注入を行
なつた後、パターンを反転してシヨツトキゲー
ト電極を形成するもの（K.Yamasaki
Electronics Letters vol.18p.120）、 シヨツトキ接触を有するTi層の上にマスク
としてAl層を形成し、Al層をマスクとして反
応性イオンエツチングを行なつた後、プラズマ
エツチングを行なつてＴ字状のゲート電極を形
成するもの（F.Debrie，J.Chaplart，and L.
Chevrier.J.Appl.Phys.59(1)，January 1986）、 ソース電極、シヨツトキゲート電極間距離を
短縮するもの（A.Higashisaka，Extended
Abstracts of the 15th conf.on Solid State
Device ＆ Material 1983p.69） がある。
のレジストパターンを使用して加工を行なうも
の があり、また、ソース電極、シヨツトキゲート
電極間の直列寄生抵抗Rsを低減するものとし
て、 シヨツトキゲート電極以外の領域にイオン注
入を行ない、活性化するもの、 耐熱性を有するシヨツトキゲート電極をマス
クとして自己整合的にイオン注入を行なうもの
（N.YOKOYAMA，ISSCC Digest of
Technical Paper p.218 1981年）、 ダミーゲートをマスクとしてイオン注入を行
なつた後、パターンを反転してシヨツトキゲー
ト電極を形成するもの（K.Yamasaki
Electronics Letters vol.18p.120）、 シヨツトキ接触を有するTi層の上にマスク
としてAl層を形成し、Al層をマスクとして反
応性イオンエツチングを行なつた後、プラズマ
エツチングを行なつてＴ字状のゲート電極を形
成するもの（F.Debrie，J.Chaplart，and L.
Chevrier.J.Appl.Phys.59(1)，January 1986）、 ソース電極、シヨツトキゲート電極間距離を
短縮するもの（A.Higashisaka，Extended
Abstracts of the 15th conf.on Solid State
Device ＆ Material 1983p.69） がある。
上記〜のものについてさらに詳細に説明す
る。
る。
上記のものは、イオン注入法により不純物を
打込み、アニールすることにより打込まれた不純
物を活性化し、その領域を高濃度にすることによ
りソース電極、シヨツトキゲート電極間の直列寄
生抵抗Rsを低減するものである。
打込み、アニールすることにより打込まれた不純
物を活性化し、その領域を高濃度にすることによ
りソース電極、シヨツトキゲート電極間の直列寄
生抵抗Rsを低減するものである。
上記のものは、第３図に示すように、動作層
２２の上面に耐熱性を有するゲート金属２７を形
成し、このゲート金属２７をマスクとして高濃度
イオンの注入を行なうものであり、アニールした
後ソース電極、シヨツトキゲート電極を形成す
る。
２２の上面に耐熱性を有するゲート金属２７を形
成し、このゲート金属２７をマスクとして高濃度
イオンの注入を行なうものであり、アニールした
後ソース電極、シヨツトキゲート電極を形成す
る。
上記のものは、第４図に示すように、動作層
２２の上面に、イオン注入のマスクになる材質の
ダミーゲート２８を形成し、ダミーゲート２８を
マスクとして高濃度イオンの注入を行なうもので
あり、アニールした後パターンを反転することに
よりソース電極、ドレイン電極を形成し、最後に
シヨツトキゲート電極を形成する。
２２の上面に、イオン注入のマスクになる材質の
ダミーゲート２８を形成し、ダミーゲート２８を
マスクとして高濃度イオンの注入を行なうもので
あり、アニールした後パターンを反転することに
よりソース電極、ドレイン電極を形成し、最後に
シヨツトキゲート電極を形成する。
上記のものは、シヨツトキ接触を有するTi
層の上にマスクとしてのAl層を形成し、反応性
イオンエツチング、およびプラズマエツチングを
行なうことによりシヨツトキゲート電極を形成す
る。そして、その後、自己整合技術によりソース
電極、およびドレイン電極を形成する。
層の上にマスクとしてのAl層を形成し、反応性
イオンエツチング、およびプラズマエツチングを
行なうことによりシヨツトキゲート電極を形成す
る。そして、その後、自己整合技術によりソース
電極、およびドレイン電極を形成する。
上記のものは、第５図に示すように、動作層
２２の上面にシヨツトキゲート電極２３を形成
し、全面に絶縁物からなる膜３０を形成した後、
絶縁膜を除去して全面にオーミツク接触を有する
金属３１を形成し、シヨツトキゲート電極上の金
属を除去することによりソース電極、ドレイン電
極を形成する。この場合において、絶縁膜を形成
する方法によつて、つきまわりのよい膜が得ら
れ、シヨツトキゲート電極の側壁にも絶縁膜が形
成される。そして、反応性イオンエツチング法等
の異方性エツチングにより絶縁膜を除去すれば、
シヨツトキゲート電極の側壁のみに絶縁膜が残留
する。したがつて、ソース電極、ドレイン電極が
絶縁膜の厚みだけ離隔した状態で、即ちシヨツト
キゲート電極に近接した状態で形成できる。
２２の上面にシヨツトキゲート電極２３を形成
し、全面に絶縁物からなる膜３０を形成した後、
絶縁膜を除去して全面にオーミツク接触を有する
金属３１を形成し、シヨツトキゲート電極上の金
属を除去することによりソース電極、ドレイン電
極を形成する。この場合において、絶縁膜を形成
する方法によつて、つきまわりのよい膜が得ら
れ、シヨツトキゲート電極の側壁にも絶縁膜が形
成される。そして、反応性イオンエツチング法等
の異方性エツチングにより絶縁膜を除去すれば、
シヨツトキゲート電極の側壁のみに絶縁膜が残留
する。したがつて、ソース電極、ドレイン電極が
絶縁膜の厚みだけ離隔した状態で、即ちシヨツト
キゲート電極に近接した状態で形成できる。
＜発明が解決しようとする問題点＞
上記のものにおいては、加工に高度な技術を
必要とし、しかもスループツトが遅く、実用的で
ないという問題がある。特にGaAs基板のような
半絶縁性の材料に対しては特殊な技術を用いなけ
ればならず汎用性がないという問題がある。
必要とし、しかもスループツトが遅く、実用的で
ないという問題がある。特にGaAs基板のような
半絶縁性の材料に対しては特殊な技術を用いなけ
ればならず汎用性がないという問題がある。
上記のものにおいては、シヨツトキゲート電
極が高濃度領域と重なるとシヨツトキゲート電極
の耐圧を低下させ、或はソース電極、シヨツトキ
ゲート電極間容量を増大させることになり、
MESFETの性能を低下させる原因になるので、
このような不都合の発生を防止するために、高精
度な位置合せを行なわなければならない。しか
し、現在の光学系を使用した露光器では上記の高
精度な位置合せが極めて困難であるという不都合
がある。
極が高濃度領域と重なるとシヨツトキゲート電極
の耐圧を低下させ、或はソース電極、シヨツトキ
ゲート電極間容量を増大させることになり、
MESFETの性能を低下させる原因になるので、
このような不都合の発生を防止するために、高精
度な位置合せを行なわなければならない。しか
し、現在の光学系を使用した露光器では上記の高
精度な位置合せが極めて困難であるという不都合
がある。
上記のものにおいては、自己整合技術を使用
することになり、上記位置合せの困難性を解消し
ているが、シヨツトキゲート電極を形成した後、
イオン注入を行ない、高温でアニールを行なわな
ければならないため、シヨツトキゲート電極の種
類が限られてしまうという不都合がある。
することになり、上記位置合せの困難性を解消し
ているが、シヨツトキゲート電極を形成した後、
イオン注入を行ない、高温でアニールを行なわな
ければならないため、シヨツトキゲート電極の種
類が限られてしまうという不都合がある。
上記のものにおいては、上記のものと同様
に位置合せの困難性を解消することができ、しか
もアニール後にシヨツトキゲート電極を形成する
のでシヨツトキゲート電極の選択の自由度を高く
することができるが、パターンを反転する工程が
複雑であり、しかもサブミクロンのシヨツトキゲ
ート電極を形成することが極めて困難であるとい
う不都合がある。
に位置合せの困難性を解消することができ、しか
もアニール後にシヨツトキゲート電極を形成する
のでシヨツトキゲート電極の選択の自由度を高く
することができるが、パターンを反転する工程が
複雑であり、しかもサブミクロンのシヨツトキゲ
ート電極を形成することが極めて困難であるとい
う不都合がある。
上記のものにおいては、反応性イオンエツチ
ングによりマスクとしてのAl層に合わせて形成
されたTi層にプラズマエツチングを施すことに
より、Ti層の側面のエツチングを行なうのであ
るから、プラズマエツチングの条件、例えば時間
等によりサイドエツチングの量が変化し、サブミ
クロンのシヨツトキゲート電極を形成することが
極めて困難であるという不都合がある。
ングによりマスクとしてのAl層に合わせて形成
されたTi層にプラズマエツチングを施すことに
より、Ti層の側面のエツチングを行なうのであ
るから、プラズマエツチングの条件、例えば時間
等によりサイドエツチングの量が変化し、サブミ
クロンのシヨツトキゲート電極を形成することが
極めて困難であるという不都合がある。
上記のものにおいては、ドレイン電極とシヨ
ツトキゲート電極とが、シヨツトキゲート電極の
側壁に存在する絶縁膜３０を挟んで近接している
ので、何らかの欠陥が絶縁膜に存在すると、その
部分で絶縁破壊を起こす虞れがある。したがつ
て、この構造のMESFETを基本素子として集積
回路を作製した場合に、歩留まりを低下させる原
因になるという不都合がある。また、オーミツク
接触を有するソース電極、およびドレイン電極の
下の層は、不純物濃度が高くないためコンタクト
低抗を低くすることができず、その結果、直列寄
生抵抗Rsはそれほど低くならないという不都合
がある。
ツトキゲート電極とが、シヨツトキゲート電極の
側壁に存在する絶縁膜３０を挟んで近接している
ので、何らかの欠陥が絶縁膜に存在すると、その
部分で絶縁破壊を起こす虞れがある。したがつ
て、この構造のMESFETを基本素子として集積
回路を作製した場合に、歩留まりを低下させる原
因になるという不都合がある。また、オーミツク
接触を有するソース電極、およびドレイン電極の
下の層は、不純物濃度が高くないためコンタクト
低抗を低くすることができず、その結果、直列寄
生抵抗Rsはそれほど低くならないという不都合
がある。
この発明の目的は、上述の技術的課題を解決
し、シヨツトキゲート電極の長さを簡単にサブミ
クロンのオーダーに形成することができるシヨツ
トキゲート電界効果トランジスタの製造方法を提
供することである。
し、シヨツトキゲート電極の長さを簡単にサブミ
クロンのオーダーに形成することができるシヨツ
トキゲート電界効果トランジスタの製造方法を提
供することである。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明のシヨ
ツトキゲート電界効果トランジスタの製造方法
は、基板上にソース電極、シヨツトキゲート電極
およびドレイン電極を有するシヨツトキゲート電
界効果トランジスタの製造方法であつて、レジス
トをマスクとし、上記基板に対する入射角を調整
したイオンビームを用いた反応性イオンビームエ
ツチングによつて、上記入射角の調整によりゲー
ト長を制御した逆台形断面形状のシヨツトキゲー
ト電極を形成し、 次いでレジストの除去、およびアニールを行な
い、 その後、上記シヨツトキゲート電極をマスクと
してオーミツク接触を有する金属材料を垂直蒸着
することによりソース電極、ドレイン電極を自己
整合的に形成することを特徴とする。
ツトキゲート電界効果トランジスタの製造方法
は、基板上にソース電極、シヨツトキゲート電極
およびドレイン電極を有するシヨツトキゲート電
界効果トランジスタの製造方法であつて、レジス
トをマスクとし、上記基板に対する入射角を調整
したイオンビームを用いた反応性イオンビームエ
ツチングによつて、上記入射角の調整によりゲー
ト長を制御した逆台形断面形状のシヨツトキゲー
ト電極を形成し、 次いでレジストの除去、およびアニールを行な
い、 その後、上記シヨツトキゲート電極をマスクと
してオーミツク接触を有する金属材料を垂直蒸着
することによりソース電極、ドレイン電極を自己
整合的に形成することを特徴とする。
但し、上記エツチング時のマスクとしては、
Au，Al，Crのうちいずれかひとつを使うもので
あつてもよい。
Au，Al，Crのうちいずれかひとつを使うもので
あつてもよい。
＜作用＞
上記の製造方法によれば、反応性イオンビーム
エツチングによつて微細なレジストパターンを使
用することなくサブミクロンの逆台形断面形状を
有するシヨツトキゲート電極が形成される。この
逆台形断面形状のシヨツトキゲート電極およびシ
ヨツトキゲート電極を形成するためのレジストを
マスクとしてイオン注入を行なえば、逆台形断面
形状の斜めの側辺に対応する部分の基板にはイオ
ンが注入されない。これにより、レジストを除去
した後にアニールを施し、シヨツトキゲート電極
に対して自己整合的に高濃度不純物濃度領域を形
成させた場合に、この高濃度不純物領域がシヨツ
トキゲート電極に重なることを防止できる。さら
にオーミツク接触を有する金属を垂直方向から全
面に蒸着することによりシヨツトキゲート電極と
近接したソース電極、およびドレイン電極を自己
整合的に形成することができる。
エツチングによつて微細なレジストパターンを使
用することなくサブミクロンの逆台形断面形状を
有するシヨツトキゲート電極が形成される。この
逆台形断面形状のシヨツトキゲート電極およびシ
ヨツトキゲート電極を形成するためのレジストを
マスクとしてイオン注入を行なえば、逆台形断面
形状の斜めの側辺に対応する部分の基板にはイオ
ンが注入されない。これにより、レジストを除去
した後にアニールを施し、シヨツトキゲート電極
に対して自己整合的に高濃度不純物濃度領域を形
成させた場合に、この高濃度不純物領域がシヨツ
トキゲート電極に重なることを防止できる。さら
にオーミツク接触を有する金属を垂直方向から全
面に蒸着することによりシヨツトキゲート電極と
近接したソース電極、およびドレイン電極を自己
整合的に形成することができる。
逆台形断面形状のシヨツトキゲート電極を反応
性イオンビームエツチングにより形成するに当た
り、イオンビームの基板に対する入射角は、所望
のゲート長に対応して調整される。すなわち、入
射角に対応して、上記逆台形断面形状の側辺の基
板に対する角度が変化するから、これによりシヨ
ツトキゲート電極と基板との接触長を容易に制御
して、結果としてゲート長の短いシヨツトキゲー
ト電極をも厳密にしかも容易に形成できる。
性イオンビームエツチングにより形成するに当た
り、イオンビームの基板に対する入射角は、所望
のゲート長に対応して調整される。すなわち、入
射角に対応して、上記逆台形断面形状の側辺の基
板に対する角度が変化するから、これによりシヨ
ツトキゲート電極と基板との接触長を容易に制御
して、結果としてゲート長の短いシヨツトキゲー
ト電極をも厳密にしかも容易に形成できる。
なお、シヨツトキゲート電極を形成した後にレ
ジスト除去、およびアニールを行なうのであるか
ら、シヨツトキゲート電極としては耐熱性を有す
る金属で形成されることが好ましい。
ジスト除去、およびアニールを行なうのであるか
ら、シヨツトキゲート電極としては耐熱性を有す
る金属で形成されることが好ましい。
また、反応性イオンエツチング時のマスクとし
て、Au，Al，Crのうちいずれかひとつを使用す
ることにより、上記と同様にシヨツトキゲート電
界効果トランジスタを製造することができる。
て、Au，Al，Crのうちいずれかひとつを使用す
ることにより、上記と同様にシヨツトキゲート電
界効果トランジスタを製造することができる。
＜実施例＞
以下、実施例を示す添付図面によつて詳細に説
明する。
明する。
第１図Ａ〜Ｊは、本発明の一実施例のシヨツト
キゲート電界効果トランジスタの製造方法を説明
するための断面図である。
キゲート電界効果トランジスタの製造方法を説明
するための断面図である。
先ず、同図Ａに示すように、GaAsからなる半
絶縁性半導体基板１の表面に、イオン注入法によ
り不純物となり得るイオン（例えばSi+）を打込
み、動作層２を形成する。そして、同図Ｂに示す
ように、上記基板１の表面（動作層２の表面）
に、耐熱性を有し、かつGaAsとシヨツトキ接触
を有する電極金属３′（例えばWSi）を従来公知
の方法で約5000Åの厚さに形成し、同図Ｃに示す
ように、上記電極金属３′の表面に、通常のフオ
トリソグラフイを用いてゲート領域に対応させて
レジストパターン６を形成する。次いで、同図Ｄ
に示すように、上記レジストパターン６をマスク
として、CF4を反応ガスとする反応性イオンビー
ムエツチングにより、入射イオンが基板１に対し
て所定の角度を有する状態で上記電極金属３′を
エツチングし、基板１と接する電極金属端部をレ
ジストパターン６より後退した位置とすることが
できる。以上の動作では、電極金属３′の一方の
側面をレジストパターン６より後退させることが
できるのみであるから、入射イオンの角度を変え
て電極金属３′の他方の側面をもエツチングし、
レジストパターン６より後退させることにより、
同図Ｅに示すような逆台形断面形状を有するシヨ
ツトキゲート電極３を形成することができる。こ
の場合において、入射イオンの角度を調整して、
シヨツトキゲート電極３の側辺の角度がθになる
ようにすれば、レジストパターン６の寸法がＬ、
電極金属３′の厚みがｔである場合に、ゲート長
Lgを Lg＝Ｌ−2t×tanθ とすることができ、単に入射イオンの角度を変化
させるだけで必要なゲート長を得ることができ
る。
絶縁性半導体基板１の表面に、イオン注入法によ
り不純物となり得るイオン（例えばSi+）を打込
み、動作層２を形成する。そして、同図Ｂに示す
ように、上記基板１の表面（動作層２の表面）
に、耐熱性を有し、かつGaAsとシヨツトキ接触
を有する電極金属３′（例えばWSi）を従来公知
の方法で約5000Åの厚さに形成し、同図Ｃに示す
ように、上記電極金属３′の表面に、通常のフオ
トリソグラフイを用いてゲート領域に対応させて
レジストパターン６を形成する。次いで、同図Ｄ
に示すように、上記レジストパターン６をマスク
として、CF4を反応ガスとする反応性イオンビー
ムエツチングにより、入射イオンが基板１に対し
て所定の角度を有する状態で上記電極金属３′を
エツチングし、基板１と接する電極金属端部をレ
ジストパターン６より後退した位置とすることが
できる。以上の動作では、電極金属３′の一方の
側面をレジストパターン６より後退させることが
できるのみであるから、入射イオンの角度を変え
て電極金属３′の他方の側面をもエツチングし、
レジストパターン６より後退させることにより、
同図Ｅに示すような逆台形断面形状を有するシヨ
ツトキゲート電極３を形成することができる。こ
の場合において、入射イオンの角度を調整して、
シヨツトキゲート電極３の側辺の角度がθになる
ようにすれば、レジストパターン６の寸法がＬ、
電極金属３′の厚みがｔである場合に、ゲート長
Lgを Lg＝Ｌ−2t×tanθ とすることができ、単に入射イオンの角度を変化
させるだけで必要なゲート長を得ることができ
る。
その後、同図Ｆに示すように、上記レジストパ
ターン６、およびシヨツトキゲート電極３をマス
クとして、イオン注入法により高濃度不純物領域
７，８を形成し、レジストパターン６を除去した
後、As雰囲気中800℃で20分保護膜なしでアニー
ルすることにより、イオン注入された不純物を活
性化する。この場合において、高濃度領域のアニ
ールを行なう際の熱による横方向の拡散がシヨツ
トキゲート電極の絶縁耐力を低下させ、或はシヨ
ツトキゲート電極の入力容量を増加させることが
あり、問題となるが、シヨツトキゲート電極形成
時のエツチングにより逆台形断面形状のテーパ角
度を変えて高濃度不純物注入領域と基板１上のシ
ヨツトキゲート電極の位置のオフセツト量を制御
することができるので、熱による横方向の拡散が
起つてもシヨツトキゲート電極と重ならないよう
にシヨツトキゲート電極形状を制御すればよく、
何ら問題とはならない。そして、同図Ｇに示すよ
うに、オーミツク接触を有する金属材料を、従来
公知の方法により可能な限り垂直に蒸着し、約
2000Åの厚さの電極金属９を形成する。この場合
において、基板１の上に形成された電極金属９の
位置は、逆台形断面形状を有するシヨツトキゲー
ト電極３の上端部が、ひさしとして作用すること
により制限され、シヨツトキゲート電極３と短絡
することはない。
ターン６、およびシヨツトキゲート電極３をマス
クとして、イオン注入法により高濃度不純物領域
７，８を形成し、レジストパターン６を除去した
後、As雰囲気中800℃で20分保護膜なしでアニー
ルすることにより、イオン注入された不純物を活
性化する。この場合において、高濃度領域のアニ
ールを行なう際の熱による横方向の拡散がシヨツ
トキゲート電極の絶縁耐力を低下させ、或はシヨ
ツトキゲート電極の入力容量を増加させることが
あり、問題となるが、シヨツトキゲート電極形成
時のエツチングにより逆台形断面形状のテーパ角
度を変えて高濃度不純物注入領域と基板１上のシ
ヨツトキゲート電極の位置のオフセツト量を制御
することができるので、熱による横方向の拡散が
起つてもシヨツトキゲート電極と重ならないよう
にシヨツトキゲート電極形状を制御すればよく、
何ら問題とはならない。そして、同図Ｇに示すよ
うに、オーミツク接触を有する金属材料を、従来
公知の方法により可能な限り垂直に蒸着し、約
2000Åの厚さの電極金属９を形成する。この場合
において、基板１の上に形成された電極金属９の
位置は、逆台形断面形状を有するシヨツトキゲー
ト電極３の上端部が、ひさしとして作用すること
により制限され、シヨツトキゲート電極３と短絡
することはない。
次にシヨツトキゲート電極３の上に存在する金
属材料を除去する必要があるが、この金属材料は
以下のようにして除去する。即ち、先ず、同図Ｈ
に示すように、上記のように構成されたウエハー
の全面にレジスト１０を周知の方法で平坦塗布す
る。この場合において、レジスト１０は、レジス
ト自体の性質により全面が平坦化されたように塗
布されることになるので、段差部におけるレジス
トが薄くなる（シヨツトキゲート電極３の上に存
在するレジストが他の部分に存在するレジストよ
りも薄くなる）。したがつて、O2を反応ガスとす
る反応性イオンエツチングによりレジスト１０を
削つていくと、最初にシヨツトキゲート電極３の
上のレジスト１０が消失する（同図Ｉ参照）。シ
ヨツトキゲート電極３の上のレジストが消失し、
オーミツク接触を有する金属材料が見えた時点で
エツチングを停止し、同図Ｉに示すように、Ar
のスパツターで上記金属材料を除去する。その後
は、同図Ｊに示すように、レジスト１０を除去
し、残つた電極金属９を400℃で約５分間シンタ
ーすることにより合金化し、ソース電極４、およ
びドレイン電極５を形成し、MESFETを完成さ
せることができる。
属材料を除去する必要があるが、この金属材料は
以下のようにして除去する。即ち、先ず、同図Ｈ
に示すように、上記のように構成されたウエハー
の全面にレジスト１０を周知の方法で平坦塗布す
る。この場合において、レジスト１０は、レジス
ト自体の性質により全面が平坦化されたように塗
布されることになるので、段差部におけるレジス
トが薄くなる（シヨツトキゲート電極３の上に存
在するレジストが他の部分に存在するレジストよ
りも薄くなる）。したがつて、O2を反応ガスとす
る反応性イオンエツチングによりレジスト１０を
削つていくと、最初にシヨツトキゲート電極３の
上のレジスト１０が消失する（同図Ｉ参照）。シ
ヨツトキゲート電極３の上のレジストが消失し、
オーミツク接触を有する金属材料が見えた時点で
エツチングを停止し、同図Ｉに示すように、Ar
のスパツターで上記金属材料を除去する。その後
は、同図Ｊに示すように、レジスト１０を除去
し、残つた電極金属９を400℃で約５分間シンタ
ーすることにより合金化し、ソース電極４、およ
びドレイン電極５を形成し、MESFETを完成さ
せることができる。
＜発明の効果＞
以上のように、この発明のシヨツトキゲート電
界効果トランジスタの製造方法によれば、エツチ
ングを行なう場合に入射イオンと基板との角度を
制御することにより、何らサブミクロンのレジス
トパターンを用いることなくサブミクロンのシヨ
ツトキゲート電極を形成することができ、全体と
して簡単に、かつ正確に所定の特性を有するシヨ
ツトキゲート電界効果トランジスタを製造するこ
とができるという特有の効果を奏する。また、製
造が容易になる結果、シヨツトキゲート電界効果
トランジスタの低コスト化にも寄与することがで
きる。
界効果トランジスタの製造方法によれば、エツチ
ングを行なう場合に入射イオンと基板との角度を
制御することにより、何らサブミクロンのレジス
トパターンを用いることなくサブミクロンのシヨ
ツトキゲート電極を形成することができ、全体と
して簡単に、かつ正確に所定の特性を有するシヨ
ツトキゲート電界効果トランジスタを製造するこ
とができるという特有の効果を奏する。また、製
造が容易になる結果、シヨツトキゲート電界効果
トランジスタの低コスト化にも寄与することがで
きる。
第１図Ａ〜Ｊは本発明の一実施例のシヨツトキ
ゲート電界効果トランジスタの製造方法を説明す
るための断面図、第２図はシヨツトキゲート電界
効果トランジスタの基本的な構造を示す縦断面
図、第３図〜第５図は従来の製造方法を示す概略
図である。 １……半絶縁性半導体基板、３……シヨツトキ
ゲート電極、４……ソース電極、５……ドレイン
電極、６……レジストパターン、７，８……高濃
度不純物領域。
ゲート電界効果トランジスタの製造方法を説明す
るための断面図、第２図はシヨツトキゲート電界
効果トランジスタの基本的な構造を示す縦断面
図、第３図〜第５図は従来の製造方法を示す概略
図である。 １……半絶縁性半導体基板、３……シヨツトキ
ゲート電極、４……ソース電極、５……ドレイン
電極、６……レジストパターン、７，８……高濃
度不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 基板上にソース電極、シヨツトキゲート電極
およびドレイン電極を有するシヨツトキゲート電
界効果トランジスタの製造方法であつて、 レジストをマスクとし、上記基板に対する入射
角を調整したイオンビームを用いた反応性イオン
ビームエツチングによつて、上記入射角の調整に
よりゲート長を制御した逆台形断面形状のシヨツ
トキゲート電極を形成し、 次いでレジストの除去、およびアニールを行な
い、 その後、上記シヨツトキゲート電極をマスクと
してオーミツク接触を有する金属材料を垂直蒸着
することによりソース電極、ドレイン電極を自己
整合的に形成することを特徴とするシヨツトキゲ
ート電界効果トランジスタの製造方法。 ２ エツチング時のマスクとしてAu，Al，Crの
うちいずれかひとつを使うことを特徴とする上記
特許請求の範囲第１項記載のシヨツトキゲート電
界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063096A JPS61220376A (ja) | 1985-03-26 | 1985-03-26 | ショットキゲート電界効果トランジスタの製造方法 |
| US06/844,477 US4774200A (en) | 1985-03-26 | 1986-03-26 | Schottky-gate field effect transistor and method for producing the same |
| CA000505246A CA1244966A (en) | 1985-03-26 | 1986-03-26 | Schottky-gate field effect transistor with trapezoidal gate |
| EP86104159A EP0196087A3 (en) | 1985-03-26 | 1986-03-26 | Schottky-gate field effect transistor and method for its production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063096A JPS61220376A (ja) | 1985-03-26 | 1985-03-26 | ショットキゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220376A JPS61220376A (ja) | 1986-09-30 |
| JPH0329301B2 true JPH0329301B2 (ja) | 1991-04-23 |
Family
ID=13219425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063096A Granted JPS61220376A (ja) | 1985-03-26 | 1985-03-26 | ショットキゲート電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4774200A (ja) |
| EP (1) | EP0196087A3 (ja) |
| JP (1) | JPS61220376A (ja) |
| CA (1) | CA1244966A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2613134B1 (fr) * | 1987-03-24 | 1990-03-09 | Labo Electronique Physique | Dispositif semiconducteur du type transistor a effet de champ |
| US4808545A (en) * | 1987-04-20 | 1989-02-28 | International Business Machines Corporation | High speed GaAs MESFET having refractory contacts and a self-aligned cold gate fabrication process |
| JPH022142A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JP2562840B2 (ja) * | 1988-08-01 | 1996-12-11 | 富士通株式会社 | 電界効果トランジスタ |
| US4963501A (en) * | 1989-09-25 | 1990-10-16 | Rockwell International Corporation | Method of fabricating semiconductor devices with sub-micron linewidths |
| US5206531A (en) * | 1990-03-19 | 1993-04-27 | Lockheed Sanders, Inc. | Semiconductor device having a control gate with reduced semiconductor contact |
| US5011785A (en) * | 1990-10-30 | 1991-04-30 | The United States Of America As Represented By The Secretary Of The Navy | Insulator assisted self-aligned gate junction |
| US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
| US5652179A (en) * | 1996-04-24 | 1997-07-29 | Watkins-Johnson Company | Method of fabricating sub-micron gate electrode by angle and direct evaporation |
| CN103137449B (zh) * | 2011-12-01 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制作方法、晶体管的制作方法 |
| US8629559B2 (en) | 2012-02-09 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stress reduction apparatus with an inverted cup-shaped layer |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4171234A (en) * | 1976-07-20 | 1979-10-16 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating three-dimensional epitaxial layers utilizing molecular beams of varied angles |
| JPS588151B2 (ja) * | 1976-09-30 | 1983-02-14 | 松下電器産業株式会社 | 接合型電界効果トランジスタの製造方法 |
| US4099305A (en) * | 1977-03-14 | 1978-07-11 | Bell Telephone Laboratories, Incorporated | Fabrication of mesa devices by MBE growth over channeled substrates |
| US4379005A (en) * | 1979-10-26 | 1983-04-05 | International Business Machines Corporation | Semiconductor device fabrication |
| JPS5667974A (en) * | 1979-10-26 | 1981-06-08 | Ibm | Method of manufacturing semiconductor device |
| US4309267A (en) * | 1980-07-21 | 1982-01-05 | Bell Telephone Laboratories, Incorporated | Reactive sputter etching apparatus |
| JPS5773975A (en) * | 1980-10-27 | 1982-05-08 | Toshiba Corp | Mis type field effect transistor and manufacture thereof |
| US4325181A (en) * | 1980-12-17 | 1982-04-20 | The United States Of America As Represented By The Secretary Of The Navy | Simplified fabrication method for high-performance FET |
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| JPS57180184A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Manufacturing method for fet |
| IT1171402B (it) * | 1981-07-20 | 1987-06-10 | Selenia Ind Eletroniche Associ | Transistor ad effeto di campo a barriera metallo-semiconduttorre conzona svuotata modificata |
| US4404732A (en) * | 1981-12-07 | 1983-09-20 | Ibm Corporation | Self-aligned extended epitaxy mesfet fabrication process |
| JPS58178567A (ja) * | 1982-04-14 | 1983-10-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4640003A (en) * | 1985-09-30 | 1987-02-03 | The United States Of America As Represented By The Secretary Of The Navy | Method of making planar geometry Schottky diode using oblique evaporation and normal incidence proton bombardment |
-
1985
- 1985-03-26 JP JP60063096A patent/JPS61220376A/ja active Granted
-
1986
- 1986-03-26 CA CA000505246A patent/CA1244966A/en not_active Expired
- 1986-03-26 EP EP86104159A patent/EP0196087A3/en not_active Ceased
- 1986-03-26 US US06/844,477 patent/US4774200A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1244966A (en) | 1988-11-15 |
| EP0196087A3 (en) | 1986-12-17 |
| EP0196087A2 (en) | 1986-10-01 |
| US4774200A (en) | 1988-09-27 |
| JPS61220376A (ja) | 1986-09-30 |
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