JPH02181519A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH02181519A JPH02181519A JP12689A JP12689A JPH02181519A JP H02181519 A JPH02181519 A JP H02181519A JP 12689 A JP12689 A JP 12689A JP 12689 A JP12689 A JP 12689A JP H02181519 A JPH02181519 A JP H02181519A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency division
- frequency dividing
- output
- frequency
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、外部からの信号により分周比を制御すること
のできる分周回路に関するものである。
のできる分周回路に関するものである。
（従来の技術）
従来の分周回路は、レートマルチプレクサとＮ分周カウ
ンタに分けられる。２進レートマルチプレクサの回路例
を第４図に、動作例を第５図に示す。図中、１−１の部
分が４つのＴ−ＦＦからなり、パルス人力ＡＣＬによっ
てカウントアツプする２進カウンタを構成しており、Ｑ
ｓＱ−ＱＩＱｏが２進カウンタの値となる。とのカウン
タの出力及び反転出力を１−２のＡＮＤ−ＯＲ回路に入
力すると、ＡＮＤ−ＯＲ回路の出力（分周出力Ａ。Ｕア
）は分周比制御人力Ｎ＝Ｎ、Ｎ、Ｎ、Ｎ。
ンタに分けられる。２進レートマルチプレクサの回路例
を第４図に、動作例を第５図に示す。図中、１−１の部
分が４つのＴ−ＦＦからなり、パルス人力ＡＣＬによっ
てカウントアツプする２進カウンタを構成しており、Ｑ
ｓＱ−ＱＩＱｏが２進カウンタの値となる。とのカウン
タの出力及び反転出力を１−２のＡＮＤ−ＯＲ回路に入
力すると、ＡＮＤ−ＯＲ回路の出力（分周出力Ａ。Ｕア
）は分周比制御人力Ｎ＝Ｎ、Ｎ、Ｎ、Ｎ。
に応じて第５図に示すような出力となる。この出力信号
は２進カウンタの１周期（２４パルス）内に分周比制御
人力Ｎと一致する回数だけパルスが発生しており、本２
進レートマルチプレクサの分周比は２４７Ｎとなる。
は２進カウンタの１周期（２４パルス）内に分周比制御
人力Ｎと一致する回数だけパルスが発生しており、本２
進レートマルチプレクサの分周比は２４７Ｎとなる。
Ｎ分周カウンタの回路例を第６図に、動作例を第７図に
示す。図中、３−２の部分が４つのＤ−ＦＦからなる２
進減算カウンタを構成しており、ＱａＱｚＱｌ・Ｑｏが
２進カウンタの値となる、また、３−３の回路によって
カウンタの初期値がロードできるようになっている。こ
の２進減算カウンタの出力が３−１のＡＮＤ回路に入力
され、２進カウンタの値が”１”のときだけＡＮＤ回路
から”１”が出力される。３−１のＡＮＤ回路から”ｌ
”が出力されると、３−０のＡＮＤゲートが開き、分周
出力にパルスが出力され、同時に３−３の回路によって
２進カウンタに分周比Ｎ”Ｎ５ＮＪ＋Ｎｏがロードされ
る。以上により２進減算カウンタの値は第７図に示すよ
うに、パルスが入力される度にＮ、 Ｎ−１，・・・２
．１． Ｎ、 Ｎ−１と変化し、Ｎパルス入力毎にカウ
ンタの値が”ｌ”となり、分周出力にパルスが１回出力
される。Ｎパルス毎に出力パルスが１回出力されるので
、本Ｎ分周カウンタの分周比はＮである。
示す。図中、３−２の部分が４つのＤ−ＦＦからなる２
進減算カウンタを構成しており、ＱａＱｚＱｌ・Ｑｏが
２進カウンタの値となる、また、３−３の回路によって
カウンタの初期値がロードできるようになっている。こ
の２進減算カウンタの出力が３−１のＡＮＤ回路に入力
され、２進カウンタの値が”１”のときだけＡＮＤ回路
から”１”が出力される。３−１のＡＮＤ回路から”ｌ
”が出力されると、３−０のＡＮＤゲートが開き、分周
出力にパルスが出力され、同時に３−３の回路によって
２進カウンタに分周比Ｎ”Ｎ５ＮＪ＋Ｎｏがロードされ
る。以上により２進減算カウンタの値は第７図に示すよ
うに、パルスが入力される度にＮ、 Ｎ−１，・・・２
．１． Ｎ、 Ｎ−１と変化し、Ｎパルス入力毎にカウ
ンタの値が”ｌ”となり、分周出力にパルスが１回出力
される。Ｎパルス毎に出力パルスが１回出力されるので
、本Ｎ分周カウンタの分周比はＮである。
レートマルチプレクサの分周比は２１／Ｎまたはｔｏ”
／Ｎであり、分周比を少数で入力するためには、演算処
理が必要となる、また演算処理を行なった場合でも、誤
差が生じることは避けられず、特に分周比が大きな場合
には誤差が大きくなる。
／Ｎであり、分周比を少数で入力するためには、演算処
理が必要となる、また演算処理を行なった場合でも、誤
差が生じることは避けられず、特に分周比が大きな場合
には誤差が大きくなる。
Ｎ分周カウンタの分周比はＮであり、少数部を持つ分周
比での分周はこのままでは行なうことができず、入力パ
ルス周波数を上げて、相対的に分周比を整数化する必要
があるが、入力パルスに同期した高い周波数の信号を容
易に得ることはＰＬＬ等複雑な回路が必要となり、容易
でない場合が多い。
比での分周はこのままでは行なうことができず、入力パ
ルス周波数を上げて、相対的に分周比を整数化する必要
があるが、入力パルスに同期した高い周波数の信号を容
易に得ることはＰＬＬ等複雑な回路が必要となり、容易
でない場合が多い。
（発明が解決しようとする課題）
本発明の目的は、分周回路における分周比が少数によっ
て与えられた場合にも、与えられた分周比で動作する分
周回路を提供することにある。
て与えられた場合にも、与えられた分周比で動作する分
周回路を提供することにある。
（課題を解決するための手段）
前記目的を達成するための本発明の特徴は、分周比入力
端子とパルス入力端子を持ち、分周比入力端子に印加さ
れる外部信号によりパルス入力端子に入力されるパルス
数の分周比が制御される分周回路において、分周比入力
の少数部（Ｊ）によりＫ” 制御され、整数比の分周比−（Ｋは２以上の自然数、ａ
は２以上の自然数、Ｎは整数）を持っレートマルチプレ
クサによる第１の分周回路（Ａ）と、分周比入力の整数
部（Ｉ）により制御され整数の分周比（Ｍ）を持つＭ分
周カウンタによる第２の分周回路（Ｂ）と、第２の分周
回路（Ｂ）の出力に接続される分周出力端子とを有し、
前記パルス入力端子が第２の分周回路（Ｂ）のパルス入
力（ＣＬ）に接続され、第２の分周回路（Ｂ）の分周出
力が第１の分周回路（Ａ）のパルス入力（ＣＬ）に接続
され、第１の分周回路（Ａ）の分周出力により第２の分
周回路（Ｂ）の分周周期を増減することにより実数にょ
る分周比を実現する分周回路にある。
端子とパルス入力端子を持ち、分周比入力端子に印加さ
れる外部信号によりパルス入力端子に入力されるパルス
数の分周比が制御される分周回路において、分周比入力
の少数部（Ｊ）によりＫ” 制御され、整数比の分周比−（Ｋは２以上の自然数、ａ
は２以上の自然数、Ｎは整数）を持っレートマルチプレ
クサによる第１の分周回路（Ａ）と、分周比入力の整数
部（Ｉ）により制御され整数の分周比（Ｍ）を持つＭ分
周カウンタによる第２の分周回路（Ｂ）と、第２の分周
回路（Ｂ）の出力に接続される分周出力端子とを有し、
前記パルス入力端子が第２の分周回路（Ｂ）のパルス入
力（ＣＬ）に接続され、第２の分周回路（Ｂ）の分周出
力が第１の分周回路（Ａ）のパルス入力（ＣＬ）に接続
され、第１の分周回路（Ａ）の分周出力により第２の分
周回路（Ｂ）の分周周期を増減することにより実数にょ
る分周比を実現する分周回路にある。
（作用）
本発明は、第１図に示すようにレートマルチプレクサ（
Ａ）とＮ分周カウンタ（Ｂ）を組み合わせた構造であり
、Ｎ分周カウンタの出力をレートマルチプレクサの入力
に接続し、レートマルチプレクサの出力によってＮ分周
カウンタを制御し、該Ｎ分周カウンタの分周周期を例え
ば１だけ変化させることにより、平均すると少数の分周
比を持つ出力パルスを得ようとするものである。従来こ
のような用途には、入力パルスをＰＬＬ等によって逓倍
し、目的の分周比に逓倍率を掛けたものが整数となるよ
うなパルスを生成し、これを整数の分周比を持つ分周回
路で分周するといった回路が必要であった。
Ａ）とＮ分周カウンタ（Ｂ）を組み合わせた構造であり
、Ｎ分周カウンタの出力をレートマルチプレクサの入力
に接続し、レートマルチプレクサの出力によってＮ分周
カウンタを制御し、該Ｎ分周カウンタの分周周期を例え
ば１だけ変化させることにより、平均すると少数の分周
比を持つ出力パルスを得ようとするものである。従来こ
のような用途には、入力パルスをＰＬＬ等によって逓倍
し、目的の分周比に逓倍率を掛けたものが整数となるよ
うなパルスを生成し、これを整数の分周比を持つ分周回
路で分周するといった回路が必要であった。
（実施例）
以下に本発明による分周回路の動作を図を用いて説明す
る。ここで、パルス入力１０２が分周されて分周出力１
０４に出力される。
る。ここで、パルス入力１０２が分周されて分周出力１
０４に出力される。
第１図に本発明のブロック図を示す。分周比入力１００
は整数部工と少数部Ｊに分けられ、少数部Ｊはレートマ
ルチプレクサＡに、整数部工はＮ分周カウンタＢに人力
される。レートマルチプレクサＡの分周出力は、入力パ
ルスでゲートせずに、Ｎ分周カウンタＢの制御人力Ｃ０
ＮＴに入力される。
は整数部工と少数部Ｊに分けられ、少数部Ｊはレートマ
ルチプレクサＡに、整数部工はＮ分周カウンタＢに人力
される。レートマルチプレクサＡの分周出力は、入力パ
ルスでゲートせずに、Ｎ分周カウンタＢの制御人力Ｃ０
ＮＴに入力される。
Ｎ分周カウンタＢは、第８図に例を示すような制御入力
を持つ。Ｎ分周カウンタＢの動作は、第９図に示すよう
に、制御入力がＬ°の場合は各フリップフロップの出力
値０３Ｑ−ＱｌＱｏを２進数で表現したカウンタ値がＮ
〜１までの変化を繰り返し、その結果Ｎ分周動作を行な
う。制御入力がＨ°の場合は、カウンタ値がＮ〜０まで
変化するので、Ｎ＋１＋１分周上なる。この結果、制御
入力によって分周比を１だけ増減できる。
を持つ。Ｎ分周カウンタＢの動作は、第９図に示すよう
に、制御入力がＬ°の場合は各フリップフロップの出力
値０３Ｑ−ＱｌＱｏを２進数で表現したカウンタ値がＮ
〜１までの変化を繰り返し、その結果Ｎ分周動作を行な
う。制御入力がＨ°の場合は、カウンタ値がＮ〜０まで
変化するので、Ｎ＋１＋１分周上なる。この結果、制御
入力によって分周比を１だけ増減できる。
なお、第９図で、１は第８図のパルス人カド。
から入力される分周前のクロックパルス、２と５は第８
図のＤフリップフロップの出力Ｑ、Ｑ、Ｑ、Ｑｏを２進
数で表現した数値、３と６は第８図の分周出力Ｂ。Ｕア
から出力される出力、４と７は第８図の制御人力ＢＣＮ
Ｔから入力される分周比制御入力であり、２〜４はカウ
ンタ値が１のときに制御入力がＤの場合の動作例を示し
、５〜７はカウンタ値が１のときに制御入力がＯの場合
の動作例を示す。
図のＤフリップフロップの出力Ｑ、Ｑ、Ｑ、Ｑｏを２進
数で表現した数値、３と６は第８図の分周出力Ｂ。Ｕア
から出力される出力、４と７は第８図の制御人力ＢＣＮ
Ｔから入力される分周比制御入力であり、２〜４はカウ
ンタ値が１のときに制御入力がＤの場合の動作例を示し
、５〜７はカウンタ値が１のときに制御入力がＯの場合
の動作例を示す。
分周比を３．４ （１６進数） （Ｉ＝３． Ｊ＝４）
とした場合の動作例を第２図に示す。
とした場合の動作例を第２図に示す。
なお第２図で、２−１と２−６は第１図のパルス入力か
ら入力される分周前のクロックパルス、２−２は第１図
のＮ分周カウンタＢ内のＤブリップフロップの出力を２
進数で表現した数値、２−３と２−７は第１図のＮ分周
カウンタＢから出力される本分周回路の出力・、２−４
と２−８は第１図のレートマルチプレクサ内のＤフリッ
プフロップの出力を２進数で表現した数値、２−５と２
−９は第１図のレートマルチプレクサＡから出力される
出力でＮ分周カウンタＢの制御入力となる。２−１から
２−５まではＡカウンタ値がＯから２までの期間の動作
を示し、２−６から２−１０はＡカウンタの周期全体に
おける動作を示す。
ら入力される分周前のクロックパルス、２−２は第１図
のＮ分周カウンタＢ内のＤブリップフロップの出力を２
進数で表現した数値、２−３と２−７は第１図のＮ分周
カウンタＢから出力される本分周回路の出力・、２−４
と２−８は第１図のレートマルチプレクサ内のＤフリッ
プフロップの出力を２進数で表現した数値、２−５と２
−９は第１図のレートマルチプレクサＡから出力される
出力でＮ分周カウンタＢの制御入力となる。２−１から
２−５まではＡカウンタ値がＯから２までの期間の動作
を示し、２−６から２−１０はＡカウンタの周期全体に
おける動作を示す。
Ｎ分周カウンタＢの出力１０４から出力パルス（２−３
，２−７）が１回出力される度にレートマルチプレクサ
はカウントアツプする（２−４．２−８）ので、１６出
力パルスで１周期となる（２−１２）。レートマルチプ
レクサの出力（２−９）は１周期中に４回だけＨ。
，２−７）が１回出力される度にレートマルチプレクサ
はカウントアツプする（２−４．２−８）ので、１６出
力パルスで１周期となる（２−１２）。レートマルチプ
レクサの出力（２−９）は１周期中に４回だけＨ。
となる。Ｎ分周カウンタＢはレートマルチプレクサＡの
出力（２−５，２−９）が°Ｌ°の時には分周比３で動
作しく２−１０）、 °Ｈ°の時には分周比４で動作す
る（２−１１）ので、レートマルチプレクサＡの１周期
中にＮ分周カウンタＢは、３分周動作を１２回、４分周
動作を４回行うことになり、この間の入力パルス数は（
３Ｘ １２＋ （３＋ ｌ） Ｘ ４） ＝ ５２であ
る。一方、全出力パルス数は１６であるので、従って、
分周比（入力パルス数：出力パルス数）は５２／１６＝
３＋４／１６となる。
出力（２−５，２−９）が°Ｌ°の時には分周比３で動
作しく２−１０）、 °Ｈ°の時には分周比４で動作す
る（２−１１）ので、レートマルチプレクサＡの１周期
中にＮ分周カウンタＢは、３分周動作を１２回、４分周
動作を４回行うことになり、この間の入力パルス数は（
３Ｘ １２＋ （３＋ ｌ） Ｘ ４） ＝ ５２であ
る。一方、全出力パルス数は１６であるので、従って、
分周比（入力パルス数：出力パルス数）は５２／１６＝
３＋４／１６となる。
整数部人力Ｉ＞Ｏ１１致数人力Ｊの任意の入力について
同様の計算を行うと、１６出力パルスの１周期中にレー
トマルチプレクサの出力は５回だけ°Ｈ゛となる。Ｎ分
周カウンタはレートマルチプレクサの出力が°Ｌ゛の時
に分周比重で動作し、 °Ｈ゛の時には分周比（Ｉ＋１
）で動作するので、レートマルチプレクサの１周期中に
Ｎ分周カウンタは、工分周動作を（１６−Ｊ）回、（Ｉ
＋１）分周動作を５回行うことになり、この間の入力パ
ルス数は（ＩＸ （１６−Ｊ）＋（Ｉ＋１）ｘＪ））
＝ Ｉｘ１６＋Ｊである、従って分周比（人力パルス数
：出力パルス数）は（Ｉｘ １６＋Ｊ）／１６＝Ｉ＋Ｊ
／１６となり、入力値と一致する。
同様の計算を行うと、１６出力パルスの１周期中にレー
トマルチプレクサの出力は５回だけ°Ｈ゛となる。Ｎ分
周カウンタはレートマルチプレクサの出力が°Ｌ゛の時
に分周比重で動作し、 °Ｈ゛の時には分周比（Ｉ＋１
）で動作するので、レートマルチプレクサの１周期中に
Ｎ分周カウンタは、工分周動作を（１６−Ｊ）回、（Ｉ
＋１）分周動作を５回行うことになり、この間の入力パ
ルス数は（ＩＸ （１６−Ｊ）＋（Ｉ＋１）ｘＪ））
＝ Ｉｘ１６＋Ｊである、従って分周比（人力パルス数
：出力パルス数）は（Ｉｘ １６＋Ｊ）／１６＝Ｉ＋Ｊ
／１６となり、入力値と一致する。
第３図に本分周回路を利用した装置例を示す。
ステッピングモーターＭｙには発信器の出力が直接入力
されており、ステピングモーターＭｘには分周回路を通
して信号が入力される。ＭｙはＹ方向にテーブルを動か
し、ＭｘはＸ方向にテーブルを動かす。テーブルが移動
する方向を図のようにθとすると、分周回路への分周比
入力はｔａｎθの値を直接入力できる。従来このような
用途には、Ｍｙの入力にも分周回路を付けて、２つのス
テッピングモーターが正しい速度で動（ように分周回路
の分周比を計算によって求める必要があった。
されており、ステピングモーターＭｘには分周回路を通
して信号が入力される。ＭｙはＹ方向にテーブルを動か
し、ＭｘはＸ方向にテーブルを動かす。テーブルが移動
する方向を図のようにθとすると、分周回路への分周比
入力はｔａｎθの値を直接入力できる。従来このような
用途には、Ｍｙの入力にも分周回路を付けて、２つのス
テッピングモーターが正しい速度で動（ように分周回路
の分周比を計算によって求める必要があった。
また、ＰＬＬ（位相ロック回路）の分周回路に本回路を
使用すると、他の部分の構成を全（変化させずにＰＬＬ
の発振周波数ステップを細か（することができる。
使用すると、他の部分の構成を全（変化させずにＰＬＬ
の発振周波数ステップを細か（することができる。
本実施例では分周比入力を１６進数で説明したが、２進
数に置き換えても全く同様である、またレートマルチプ
レクサとＮ分周カウンタに１０進カウンタな使用すれば
１０進数による入力も可能である。
数に置き換えても全く同様である、またレートマルチプ
レクサとＮ分周カウンタに１０進カウンタな使用すれば
１０進数による入力も可能である。
（発明の効果）
以上説明したように本発明による分周回路は分周比を小
数で入力できるため、従来は発振周波数を逓倍したりＰ
ＬＬを組合せる必要があった用途に直接分周回路を組み
込むことができる。
数で入力できるため、従来は発振周波数を逓倍したりＰ
ＬＬを組合せる必要があった用途に直接分周回路を組み
込むことができる。
第１図は本発明の特徴を最もよく表わしている実施例の
ブロック図、第２図は実施例の動作例、第３図は本分周
回路を利用した装置例、第４図は従来のレートマルチプ
レクサの回路例、第５図はレートマルチプレクサの動作
例、第６図は従来のＮ分周カウンタの回路例、第７図は
Ｎ分周カウンタの動作例、第８図は本発明の構成部分で
ある分周比を制御入力により１だけ変化させることので
きるＮ分周カウンタの回路例、第９図は前記第８図の回
路の動作例である。 第１図 図の符号） レートマルチプレクサ、 Ｎ分周カウンタ、 小数部、 整数部、 ；分周比入力 ；パルス入力 ；分周出力
ブロック図、第２図は実施例の動作例、第３図は本分周
回路を利用した装置例、第４図は従来のレートマルチプ
レクサの回路例、第５図はレートマルチプレクサの動作
例、第６図は従来のＮ分周カウンタの回路例、第７図は
Ｎ分周カウンタの動作例、第８図は本発明の構成部分で
ある分周比を制御入力により１だけ変化させることので
きるＮ分周カウンタの回路例、第９図は前記第８図の回
路の動作例である。 第１図 図の符号） レートマルチプレクサ、 Ｎ分周カウンタ、 小数部、 整数部、 ；分周比入力 ；パルス入力 ；分周出力
Claims (1)
- 【特許請求の範囲】 分周比入力端子とパルス入力端子を持ち、分周比入力端
子に印加される外部信号によりパルス入力端子に入力さ
れるパルス数の分周比が制御される分周回路において、 分周比入力の少数部（Ｊ）により制御され、整数比の分
周比Ｋ＿ａ／Ｎ（Ｋは２以上の自然数、ａは２以上の自
然数、Ｎは整数）を持つレートマルチプレクサによる第
１の分周回路（Ａ）と、 分周比入力の整数部（Ｉ）により制御され整数の分周比
（Ｍ）を持つＭ分周カウンタによる第２の分周回路（Ｂ
）と、 第２の分周回路（Ｂ）の出力に接続される分周出力端子
とを有し、 前記パルス入力端子が第２の分周回路（Ｂ）のパルス入
力（ＣＬ）に接続され、第２の分周回路（Ｂ）の分周出
力が第１の分周回路（Ａ）のパルス入力（ＣＬ）に接続
され、第１の分周回路（Ａ）の分周出力により第２の分
周回路（Ｂ）の分周周期を増減することにより実数によ
る分周比を実現することを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12689A JPH02181519A (ja) | 1989-01-05 | 1989-01-05 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12689A JPH02181519A (ja) | 1989-01-05 | 1989-01-05 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181519A true JPH02181519A (ja) | 1990-07-16 |
Family
ID=11465340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12689A Pending JPH02181519A (ja) | 1989-01-05 | 1989-01-05 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181519A (ja) |
-
1989
- 1989-01-05 JP JP12689A patent/JPH02181519A/ja active Pending
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