JPH02181535A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH02181535A JPH02181535A JP1001509A JP150989A JPH02181535A JP H02181535 A JPH02181535 A JP H02181535A JP 1001509 A JP1001509 A JP 1001509A JP 150989 A JP150989 A JP 150989A JP H02181535 A JPH02181535 A JP H02181535A
- Authority
- JP
- Japan
- Prior art keywords
- byte
- microprocessor
- resending
- flag
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Retry When Errors Occur (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロプロセッサの入出力ポートと他のマ
イクロプロセッサまたは相当する端末とのデータ送受信
にエラー検出とデータの再送要求機能の有／無に関する
ものである。
イクロプロセッサまたは相当する端末とのデータ送受信
にエラー検出とデータの再送要求機能の有／無に関する
ものである。
第４図は例えば特開昭５７−１１１６３２号公報に示さ
れた従来の受信データの検証フローチャートを示す。
れた従来の受信データの検証フローチャートを示す。
受信データの読み取りフローチャートはフロックもしく
は受信される８ビツトの読み取りに必要とされる時間に
対応する時間値がロードされる（ＣＴ４）。１ビツトの
持続時間が１ｍＳである場合には、ＣＴ、は８ｍｓがロ
ードされる。１ビツトの受信毎にレジスタＲ７にはボー
トＦＡ、からビットＩＵが記憶され、既に受信されてい
るビットと丁度受信したビットのパリティ計算が行なわ
れ、パリティ計算結果はレジスタＲｇにロードされる。
は受信される８ビツトの読み取りに必要とされる時間に
対応する時間値がロードされる（ＣＴ４）。１ビツトの
持続時間が１ｍＳである場合には、ＣＴ、は８ｍｓがロ
ードされる。１ビツトの受信毎にレジスタＲ７にはボー
トＦＡ、からビットＩＵが記憶され、既に受信されてい
るビットと丁度受信したビットのパリティ計算が行なわ
れ、パリティ計算結果はレジスタＲｇにロードされる。
８ビツトの受信データがＲ２に転送され終った時にはＣ
Ｔ、は状態°０゛となる。受信したビットと予め計算（
取り決めた）されているビットとの間の比較が行われて
レジスタＲｇに格納される。これら２つのパリティビッ
トが異なる場合は伝送エラーとなりｌ、を”０”にする
。そして、ポートＰＡ、の再送要求が行なわれる。
Ｔ、は状態°０゛となる。受信したビットと予め計算（
取り決めた）されているビットとの間の比較が行われて
レジスタＲｇに格納される。これら２つのパリティビッ
トが異なる場合は伝送エラーとなりｌ、を”０”にする
。そして、ポートＰＡ、の再送要求が行なわれる。
従来のマイクロプロセッサは以上のように構成されてい
たので、信頼度の高い伝送路を使う場合送受信データ長
が１バイト以上のブロックで構成（通常数１０′−数１
００バイト単位）されている場合は、バイト単位で送受
信チエツクを行なうと送受信の時間が相当長くなり、伝
送効率が悪（なるという問題点があった。
たので、信頼度の高い伝送路を使う場合送受信データ長
が１バイト以上のブロックで構成（通常数１０′−数１
００バイト単位）されている場合は、バイト単位で送受
信チエツクを行なうと送受信の時間が相当長くなり、伝
送効率が悪（なるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、通常ブロック伝送方式をとる通信系ではブロ
ックデータ内に１〜数バイトのブロックチエツクコード
を付加して送受信するために、あえてバイトチエツクお
よびバイト再送機能を付加する必要がない。かかる伝送
方式の場合はバイト再送を削除できる機能を付加するこ
とを目的としている。
たもので、通常ブロック伝送方式をとる通信系ではブロ
ックデータ内に１〜数バイトのブロックチエツクコード
を付加して送受信するために、あえてバイトチエツクお
よびバイト再送機能を付加する必要がない。かかる伝送
方式の場合はバイト再送を削除できる機能を付加するこ
とを目的としている。
この発明に係るマイクロプロセッサはマイクロプロセッ
サの内部にデータバスに直結されたモードレジスタを設
け、バイト再送の要／否によりこのレジスタにビット又
はフラグを設定し、バイト再送機能が必要な場合はフラ
グを°ｌ゛にし、また不必要の場合はフラグを”０°に
設定する。
サの内部にデータバスに直結されたモードレジスタを設
け、バイト再送の要／否によりこのレジスタにビット又
はフラグを設定し、バイト再送機能が必要な場合はフラ
グを°ｌ゛にし、また不必要の場合はフラグを”０°に
設定する。
〔作用〕
この発明におけるマイクロプロセッサはデータを受信し
た直後にモードレジスタを読みとり（モニタ）バイト再
送要求フラグがアクティブかどうかを判断し、バイト再
送機能を働かせる。
た直後にモードレジスタを読みとり（モニタ）バイト再
送要求フラグがアクティブかどうかを判断し、バイト再
送機能を働かせる。
以下、この発明の一実施例を図について説明する。
第１図において、（１）はマイクロプロセッサ内部のデ
ータバス、（２］はバイト再送要求の有／無のフラグを
記憶するモードレジスタ、（３）はマイクロプロセッサ
の外部端子のＩ１０ボート、（４）はＩ１０ポート（３
）に内部接続されたシフトレジスタで、Ｉ１０ポート（
３Ｊを介して直列データの送受信を実行し、また−時的
に記憶する。（５）はマイクロプロセッサがデータを送
出する時に１バイト単位（並列データ）で記憶する出力
バッファで、１ビツトづつシフトレジスタ（４）に送ら
れ並直列のデータ変換が行なわれる。（６）はシフトレ
ジスタ（４）で受信した直列データを並列データに変換
し内部に送出する入力バッファである。
ータバス、（２］はバイト再送要求の有／無のフラグを
記憶するモードレジスタ、（３）はマイクロプロセッサ
の外部端子のＩ１０ボート、（４）はＩ１０ポート（３
）に内部接続されたシフトレジスタで、Ｉ１０ポート（
３Ｊを介して直列データの送受信を実行し、また−時的
に記憶する。（５）はマイクロプロセッサがデータを送
出する時に１バイト単位（並列データ）で記憶する出力
バッファで、１ビツトづつシフトレジスタ（４）に送ら
れ並直列のデータ変換が行なわれる。（６）はシフトレ
ジスタ（４）で受信した直列データを並列データに変換
し内部に送出する入力バッファである。
第２図はＩ１０ポートに１バイトデータ（直列）に送受
信されるデータフォーマットを示す。Ｈ／Ｌは信号レベ
ルの°１゛°０°を示し、Ｄ０〜Ｄ、は１バイト（８ビ
ツト）構成データ、Ｐはパリティピットを示す。バイト
再送要求時には図の再送要求１ビット期間°Ｌ にして
相手側に再送要求を知らせる。不用の場合は“Ｈレベル
のままである。
信されるデータフォーマットを示す。Ｈ／Ｌは信号レベ
ルの°１゛°０°を示し、Ｄ０〜Ｄ、は１バイト（８ビ
ツト）構成データ、Ｐはパリティピットを示す。バイト
再送要求時には図の再送要求１ビット期間°Ｌ にして
相手側に再送要求を知らせる。不用の場合は“Ｈレベル
のままである。
マイクロプロセッサは動作開始時において、データを送
受信する相手側とバイト再送機能を必要とするか否かを
データ送受信で確認し、必要なればモードレジスタにバ
イト再送型のフラグ°１°を立てる。不必要の場合は°
０′を立てる。第３図はこの発明のマイクロプロセッサ
のプログラムフローチャートで、図に示すように、初期
にモードレジスタＣζフラグを立てる。動作フローはス
テップ（４）まで初期動作で実行し、ステップ（Ｇ）以
後はデータ送受信毎に実行される動作、フローに分けら
れる。その実行毎にモードレジスタフラグに°ｌ°良／
否を検証しバイト再送要求フラグがなければ、バイト再
送要求動作せずにジャンプして次のフローへ進む。
受信する相手側とバイト再送機能を必要とするか否かを
データ送受信で確認し、必要なればモードレジスタにバ
イト再送型のフラグ°１°を立てる。不必要の場合は°
０′を立てる。第３図はこの発明のマイクロプロセッサ
のプログラムフローチャートで、図に示すように、初期
にモードレジスタＣζフラグを立てる。動作フローはス
テップ（４）まで初期動作で実行し、ステップ（Ｇ）以
後はデータ送受信毎に実行される動作、フローに分けら
れる。その実行毎にモードレジスタフラグに°ｌ°良／
否を検証しバイト再送要求フラグがなければ、バイト再
送要求動作せずにジャンプして次のフローへ進む。
マイクロプロセッサ内部のデータの流れは工１０ボート
（３）より入力された直列データはシフトレジスタ（４
）から入力バッファ（６）へ並列データに変換されて送
られ、この並列データはモードレジスタ（２］のフラグ
が°ｌ”の場合、内部に送出されてパリティチエツクを
検証され、パリティエラーとあれば直ちに１ビツト送受
信期間°Ｌ レベル出力を１１０ボート（３）経由で送
出する。
（３）より入力された直列データはシフトレジスタ（４
）から入力バッファ（６）へ並列データに変換されて送
られ、この並列データはモードレジスタ（２］のフラグ
が°ｌ”の場合、内部に送出されてパリティチエツクを
検証され、パリティエラーとあれば直ちに１ビツト送受
信期間°Ｌ レベル出力を１１０ボート（３）経由で送
出する。
なお、上記実施例ではマイクロプロセッサ内部にモード
レジスタ（２）を設けてバイト再送要求有／無をプログ
ラム実行で検証する場合を示したが、マイクロプロセッ
サの他の入力外部端子を回路的（Ｈ／Ｗ ）にＶｃｃ
（Ｈ入力）またはＧＮＤ（Ｌ入力）にすることで、マイ
クロプロセッサが１バイト毎に受信後、この入力端子の
入力レベルを検証し、例えば°Ｈ°なればバイト再送要
求必要な伝送路と判断し、受信データにエラーが有れば
プログラムでバイト再送要求を相手側に送出するように
してもよい。
レジスタ（２）を設けてバイト再送要求有／無をプログ
ラム実行で検証する場合を示したが、マイクロプロセッ
サの他の入力外部端子を回路的（Ｈ／Ｗ ）にＶｃｃ
（Ｈ入力）またはＧＮＤ（Ｌ入力）にすることで、マイ
クロプロセッサが１バイト毎に受信後、この入力端子の
入力レベルを検証し、例えば°Ｈ°なればバイト再送要
求必要な伝送路と判断し、受信データにエラーが有れば
プログラムでバイト再送要求を相手側に送出するように
してもよい。
また、モードレジスタ（２１はバイト再送要求専用に設
ける必要になく、内部バスに直結された他のレジスタに
空フラグが有ればそれで兼用するようにしてもよい。
ける必要になく、内部バスに直結された他のレジスタに
空フラグが有ればそれで兼用するようにしてもよい。
以上のようにこの発明によれば、マイクロプロセッサ内
にフラグ用レジスタを設はプログラム上で条件フラグと
して実行フローを組み立てるようにしたので、バイト再
送が不要／必要を初期Ｋ １回のみ送受信相手と交信す
るｔごけでよい。
にフラグ用レジスタを設はプログラム上で条件フラグと
して実行フローを組み立てるようにしたので、バイト再
送が不要／必要を初期Ｋ １回のみ送受信相手と交信す
るｔごけでよい。
第１図はこの発明の一実施例であるマイクロプロセッサ
の機能ブロック図、第２図は第１因におけるデータ送受
信の１バイトのフォーマットを示す図、第３図はこの発
明を実行するプログラムのフローチャート、第４図は従
来のマイクロプロセッサの受信データ検証のフローチャ
ートである。 図において、（１）はデータバス、（２）ｌよモードレ
ジスタ、（３）はＩ１０ボート、（４月よシフトレジス
タ。 （５］は出力バッファ、（６）は入力バッファを示す。 なお、図中、同一符号は同一 または相当部分を示す。
の機能ブロック図、第２図は第１因におけるデータ送受
信の１バイトのフォーマットを示す図、第３図はこの発
明を実行するプログラムのフローチャート、第４図は従
来のマイクロプロセッサの受信データ検証のフローチャ
ートである。 図において、（１）はデータバス、（２）ｌよモードレ
ジスタ、（３）はＩ１０ボート、（４月よシフトレジス
タ。 （５］は出力バッファ、（６）は入力バッファを示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- データ通信機能を持つマイクロプロセッサに於いて、受
信したデータの誤りを検出時に送信側にデータ再送要求
機能を必要に応じて付加するかまたは付加しない機能を
備えたことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001509A JPH02181535A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001509A JPH02181535A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181535A true JPH02181535A (ja) | 1990-07-16 |
Family
ID=11503453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001509A Pending JPH02181535A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181535A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188156A (en) * | 1981-05-15 | 1982-11-19 | Ricoh Co Ltd | Data transmission system |
-
1989
- 1989-01-06 JP JP1001509A patent/JPH02181535A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188156A (en) * | 1981-05-15 | 1982-11-19 | Ricoh Co Ltd | Data transmission system |
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