JPH02181966A - 単発性乱調の防護のための容量性を有したメモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ 本発明は集積回路の分野のもので、特にスタティック・
ランダム・アクセス・メモリに関するものである。

〔従来の技術〕

通信衛星の軌道宇宙空間のような放射が存在するような
所定の空間内ではスタティック・メモリ・セルはソフト
・エラー若しくは単発性乱調−シングル・イベント・ア
ップセット（ＳＥＵＳ）となりやすくなり、またはなり
やすくなりがちとなろう。Ｅ、Ｇ、　　ミュラー（Ｍｕ
ｌｌｅｒ　）　、Ｍ、　　Ｓ。

グッセンハワ−（Ｇｕｓｓｅｎｈｏｗｅｒ　）、Ｋ、Ａ
、　　リンチ（Ｌｙｎｃｈ　）およびり、Ｈ，ブレンテ
ジャー（Ｂｒｅｎｔｅｇｅｒ　）によるｒＤＭｓＰ％’
ｉ量計測データ：乱調をひきおこす現象の空間計測およ
びマツピングＪ　ＩＥＥＥ　Ｔｒａｎｓ、Ｎｕｃｌｅａ
ｒ　５ｃｉｅｎｃｅＮ　Ｓ　−３４、ＰＰ、１２５１−
１２５５　（１９８７年）およびＨ，Ｔ、ウィーバ−（
Ｗｅａｖｅｒ　）　らによるｒ　ＳＲＡＭ内でのＳＥＵ
のメカニズムの基本的研究からひき出されるＳＥＵ剛性
のあるメモリ・セルＪ　ＩＥＥＥＴｒａｎｓ、Ｎｕｃｌ
ｅａｒ　５ｃｉｅｎｃｅ　ＮＳ　−３４、ＰＰ、　　１
２８１−１２８６　（１９８７年）。ソフト・エラー若
しくはシングル・イベント・アップセット（Ｓ　Ｅ　Ｕ
）は、一般にメモリのような集積回路を単一の誘起粒子
が通過するとき、その単一の誘起粒子の経路に沿って、
その単一の誘起粒子によって生成される電子−ホール対
によってひきおこされる。その誘起粒子がメモリ・セル
の臨界量における臨界電荷を生成すると、メモリの論理
状態は乱される。

この臨界電荷は定義によれば、メモリ・セルの論理状態
を変えるに必要な電気的電荷の最小量である。また、こ
の臨界電荷は宇宙線からの直接のイオン化によりメモリ
に入り込みうる。Ｔ、Ｃ，メイ　（Ｍａｙ）、Ｍ、Ｈ，
ウッズ（Ｗｏｏｄｓ）による「ダイナミック・メモリ内
で、アルファ粒子により誘起されるソフト・エラーＪ　
ＩＥＥＥ　Ｔｒａｎｓ、ＥＩｅｃｔｒｏｎｆｃＤｅｖｉ
ｃｅｓ　ＳＥ　Ｄ　−２６、Ｐ、２　（１９７９年）お
よびＪ、　Ｃ，ピッケル（Ｐｉｃｋｅｌ　）　、Ｊ、　
Ｔ、ブロードフッド（Ｂｌａｕｄ　ｆｏｏｄ　）　、Ｊ
ｒによるｒｃＭＯｓＲＡＭの宇宙線により誘起される誤
まり率の解析」ＩＥＥＥ　Ｔｒａｎｓ、Ｎｖｃｌｅａｒ
　５ｃｉｅｎｃｅ、　Ｖｏｌ、　Ｎ　Ｓ　−２８、ＰＰ
、３９６２〜３９６７　（１９８１年）掲載を参照。ま
た、臨界電荷はアルファ粒子くヘリウム原子核）からも
たらされうる。ＳＥＵの一例はＣＭＯ３反転器の断面図
を図示する第１ａ図に示されうる。

アルファ粒子ＰがＰ型チャネルＭＯＳトランジスタＰｃ
ｈ内の半導体物質のかたまりにぶつかると、それは各々
マイナスおよびプラスの符号により示される電子−ホー
ル対を発生する。ｎチャネルトランジスタＮｃｈがＯＮ
状態であり、Ｐチャネル・トランジスタＰｃｈがＯＦＦ
状態であるとすると、ドレインＤに集まる（ドレインＤ
方向への矢印参照）ホールは出力ＯＵＴの電圧を論理低
レベルから論理高レベルに変化せしめうる。マイナスの
符号により示される電子は回路電源電圧Ｖｃｃの方向に
流れるだろう。トランジスタＮｃｈ上に衝突した、電荷
を生成する誘起粒子は正の電荷が地気の方向へ動き、負
の電荷が出力ＯＵＴのところに集まって反対の効果をも
たらし、このようにして反転器の論理状態を変化せしめ
うる。一般に、スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）に用いられる、周知のＣＭＯ３（相補
型金属酸化物半導体）スタティック・メモリ・セルの概
略図を図示する第１ｂ図を参照して更に、背景について
述べる。メモリ・セル２はよく知られている相互結合型
反転器の実現化方法により作られ、このようにしてＣＭ
Ｏ３反転器はメモリ・セル２内で用いられる。（なお、
金属酸化物半導体という句において用いられる金属とい
う語は半導体および関連技術分野においては多結晶物質
を包含するものとしても解釈される。）メモリ・セル２
内の第１のＣＭＯＳ反転器４はＶｃｃおよびグランド間
で直列に接続される、ソース−ドレイン行路を有し、共
に結びつけられたゲートを有する、Ｐチャネル・トラン
ジスタ６およびｎチャネル・トランジスタ８から構成さ
れる。メモリ・セル２内の第２のＣＭＯＳ反転器５も同
様に、Ｐチャネル・トランジスタ１０およびｎチャネル
・トランジスタ１２がそれらのソース−ドレイン行路が
Ｖｃｃ−グランド間で直列に接続されて、それらのゲー
トもまた共通に接続されて構成される。

この相互結合はトランジスタ６および８のゲートがトラ
ンジスタ１０および１２のドレイン（第１ｂ図のノード
Ｓｌ）に接続され、トランジスタ１０および１２のゲー
トがトランジスタ６および８のドレイン（第１ｂ図のノ
ードＳ２）に接続されることにより行われる。Ｎチャネ
ル通過トランジスタ１４はノードＳ２と第１のビット・
ラインＢＬとの間に接続される、ソース−ドレイン行路
およびワード・ラインＷＬに接続されるゲートを備えて
いる。Ｎチャネル通過トランジスタ１６も同様に、ノー
ドＳ１と第２のビット・ラインＢＬ　　との間に接続さ
れるソース−ドレイン行路およびワード・ラインＷＬに
接続されるゲートを備えている。通過トランジスタ１４
．１６は動作可能とされると、ビット・ラインＢＬおよ
びＢＬ−の各々からデータを入れたり、出したりするこ
とができる。ビット・ラインＢＬおよびＢＬ　　はメモ
リ・セル２ヘデータを運び込んだり、運び出したりする
。通過トランジスタ１４．１６はＳＲＡＭ内の列アドレ
スの関数であるワード・ラインＷＬにより動作可能とな
る。この列アドレスはｎワード・ラインのうちの一つが
動作可能となるように、ＳＲＡＭ内の列デコーダにより
デコードされる。

なお、ｎはメモリの集積度および構造の関数である、メ
モリ内のメモリ・セルの列数である。

動作状態では、ノードＳ１およびＳ２の電圧はメモリ・
セル２内のＣＭＯＳ反転器４．５の相互結合の性質のた
めに、必らず相互に論理補数となろう。ワード・ライン
ＷＬが列デコーダ（図示せず）により誘起されると、列
デコーダに接続されるアドレス・バッファ（図示せず）
へのアドレス入力で受けた列アドレスに従い、通過トラ
ンジスタ１４および１６はＯＮＮ状態となり、ノードＳ
１およびＳ２を、ビット・ラインＢＬ　　およびＢＬに
各々、結合する。したがって、ワード・ラインＷＬがハ
イレベルであれば、メモリ・セル２の状態はＢＬおよび
ＢＬ−上に差分電圧を生じせしめる。または、ＢＬおよ
びＢＬ　　に電圧を印加する周辺回路もメモリ・セル２
の状態を変えることができる。第１ｂ図に示されるトラ
ンジスタの大きさは一般に、通過トランジスタ１４およ
び１６がワード・ラインＷＬによりＯＮ状態とされたと
き、ビット・ラインＢＬ　　に対するビット・ラインＢ
Ｌでの差動的に低い電圧がノードＳ２を論理低レベルに
することができ、ビット・ラインＢＬに対するビット・
ラインＢＬ　　での差動的に低い電圧がノードＳ１を論
理低レベルにすることができるように、選択される。し
かしながら、第１図に示されるトランジスタのサイズは
また、トランジスタ１４および１６がＯＮ状態であると
きに、ビット・ラインＢＬ　　に対するビット・ライン
ＢＬでの差動的に高い電圧がノードＳ２をハイレベルに
しないように、またビット・ラインＢＬに対するビット
・ラインＢＬ　　での差動的に高い電圧がノードＳ１を
ハイレベルにしないように選択される。

したがって、メモリ・セル２への書き込みは所望のビッ
ト・ラインを高電位にすることによりなし得、このよう
にして、ノードＳ１またはノードＳ２のいづれかでセル
２の所望の側が低レベルとなることにより、今度はセル
２内の帰還経路によって、セル２の反対側を論理的に高
い状態をせしめる。

ＳＥＵに対してメモリ・セルを強化するための一つの方
法は所定のでき事により生成される電荷の量を低減する
ことである。これは、例えば、物質のかたまり内での集
堆の深さより薄いシリコン膜を用いることによりなしう
る。例えば、５ｏｌ（５ｉｌｉｃｏｎ　ｏｎ　１ｎｓｕ
ｌａｔｏｒ−絶縁体上のシリコン）デバイス内のように
、シリコンの薄膜上に形成されたメモリ・セルは絶縁体
内の行路沿いのイオン化電荷が半導体内に生成されるイ
オン化電荷に比べ、集まるより、再結合しやすいので、
シリコンのような半導体のかたまり上に形成されたもの
よりＳＥＵとなりにくい。

メモリ・セルを乱調状態になりにくくする、もう一つの
方決はそのセルの臨界電荷を増やすことである。ＳＥＵ
をもたらすのに要する臨界電荷を増やすことに基づき、
スタティック・メモリ・セル内でのＳＥＵに対する強化
案が第２図の概略図に図示される。図示のとおり、抵抗
１８および２０は反転器４および５の相互結合ライン内
に含まれており、それらはトランジスタ６．８．１０お
よび１２のゲート容量に関連するＲＣ時定数遅延を増加
する。臨界量における誘起粒子の衝突の初期の影響はメ
モリ・セルの１つのノード、例えばノードＳ１の電圧を
変えてしまうことである。乱調状態はノードＳ１の初期
電圧が再び回復する前に、反転器４および５の相互結合
によりこの電圧における変化が伝播すると、起こる。増
やされたＲＣ遅延は相互結合による帰還伝播を遅くし、
初期的に影響のあったノードの回復のためのより多くの
時間を許容する。しかしながら、このＲＣ伝播遅延の増
加はセル２の書き込みサイクル時間も遅くする。読み込
みのサイクル時間が最も重要であったので、ＳＲＡＭの
書き込みサイクルは一般に読み込みサイクルより速いも
のであり、その結果、書き込みサイクルをいくらか遅く
することは受は入れられることであった。しかしなから
、メモリ・セルを小さい形状に制限すると、ＳＥＵ強化
セルの書き込みサイクルの速度は重要なものとなる。

したがって、このＳＥＵ強化への抵抗力のあるアプロー
チももはや望ましくはない。

臨界電荷を増やすことに基づ＜ＳＥＵに対するもう１つ
の強化案は、反転器のドレインの容量を増やし、所定の
集積電荷量に対してノード上の電圧変化を減少させるこ
とである。ＳＥＵに対する臨界電荷を増加させることに
おけるキャパシタンスの有効性は、２つの反転器のドレ
イン間にキャパシタンス　それは第３図に示されるよう
に相互結合により、同じ反転器のゲートとドレインとの
間のものと同でものであるか　を有することにより増大
する。第３図は、キャパシタ２２がインバータＳ１およ
びＳ２のドレイン間で接続されていることを除いて、第
１ｂ図と同じ概略的回路を図示する。反転器のゲートと
ドレインとの間にキャパシタンスを有することにより、
キャパシタンスの効果はミラー（Ｍｉｌｌｅｒ　）キャ
パシタンスにより増大される。また、ゲートからドレイ
ンへのキャパシタンスにより、ドレイン電圧の変化は回
復電流が増加されるように、ゲート電圧の変化を引き起
こす。ゲート上の増加したキャパシタンスはまた、帰還
経路内でのＲＣ遅延を増加し、ＳＥＵに対する抵抗力を
増大させ、また書き込みを遅くするが、その抵抗力が小
さい限り、この効果は最小のものとなろう。

本発明の目的は新規で、かつ改善されたメモリ・セルを
提供することである。

本発明の他の目的はスタティック・ランダム・アクセス
・メモリに用いられる。新規で、かつ改善されたメモリ
・セルを提供することである。

本発明のさらに他の目的は、単発性乱調に対して強化さ
れた、新規で、かつ改善されたメモリ・セルを提供する
ことである。

本発明のさらに他の目的は高集積メモリのために、メモ
リ・セル内に密集したキャパシタを提供することである
。

本発明の更なる目的は全ての容量性ゲート電圧に対して
、比較的、高容量を維持する、メモリ・セル内に密集し
たキャパシタを提供することである。

〔問題点を解決するための手段および作用〕上記の本発
明の目的は相互結合をした反転器を含み、キャパシタ・
チャネルに接続された、ｎ士卒導体物質およびＰ士卒導
体物質の両者を備えたＭＯＳキャパシタを有し、これに
より高い容量性が正および負のキャパシタ・ゲート電圧
に対して維持されうるようにしたメモリ・セルにより達
成される。Ｍ　ＯＳキャパシタは単発性乱調の防止を強
化するために、反転器の相互結合間で接続される。

または、ダイナミック・メモリ　（リフレッシュを必要
とするメモリ）はスタティック・メモリに代わって代用
され得、上述のＭＯＳキャパシタ構造を含みうる。

〔実施例〕

本発明を具体化する集積回路の概略図が第４図に図示さ
れている。なお、最適なＳＥＵに対する強さのためには
、この回路は絶縁体上に形成され（それは半導体物質の
かたまり上にも形成されうるが）、それゆえにＳＯＩデ
バイスとして分類されうる。第４図はキャパシタ２２が
キャパシタ２４およびキャパシタ２６の２つの部分に描
かれていることを除いて、第３図に示されるものと同じ
概略回路を図示している。キャパシタ２４はトランジス
タ６および８の共通ゲートと共通ドレインとの間で、そ
れらに接続されており、キャパシタ２６はトランジスタ
１０および１２の共通ゲートと共通ドレインとの間で、
それらに接続されている。

さらに、ＶＳＳは回路地気に対する電圧がそのノードに
より保持されうろことを示すために、第３図中の地気ノ
ードに代用されている。第３図中に示されている回路と
、同じように、この回路はかなりの量により、書き込み
サイクル時間に否定的に影響を与えることはない。

キャパシタ２４および２６の構造は正面図、平面図、左
側面図および右側面図を各々、図示する第５ａ、５ｂ、
５ｃおよび５ｄ図に示されている。

第４図の各キャパシタ２４．２６は第５３乃至５ｄ図に
示されるとおり、キャパシタ・ゲート２８（好ましくは
多結晶シリコンからなるもの）、軽く注入されたＰ型頭
域ｐ−上に層成されるキャパシタ・ゲート酸化物、重く
注入されたｎ型ソース／ドレイン領域ｎ０およびこのｎ
０ソース／ドレイン領域に隣接する、重く注入されたＰ
型ソース／ドレイン領域Ｐ＋を含んでいる。このように
、第４図に示されるキャパシタはドレイン部分の領域上
にポリシリコンを延長させて形成されうるＭＯＳキャパ
シタである。これには更なる接触を必要とせず、キャパ
シタなしのセルの配置に依存して、セルの大きさを大き
くすることなく、いくらかのキャパシタンスを追加する
ことができる。

例えば、金属レベルの要件によって決定される大きさの
、１８マイクロメートル×２４マイクロメートルのセル
において、およそ２９．８平方マイクロメートルの領域
のキャパシタがセルの大きさを増やすことなく、かつ組
成のプロセスを変えることなく、付加された。付加的な
容量性の領域はセル領域の増加に近い容量性領域の増加
をもって、増加したセル領域にもたらされうる。

（第５ａ図乃至第５ｄ図を参照して）動作状態において
は、正の電圧がゲート２８にかけられると、領域ｎ゛か
らの電子が拡散するゲート２８の下のｎ型のチャネルを
形成する、強い反転層により容量性が展開する。同じよ
うに、負の電圧がゲート２８にかけられると、領域Ｐ゛
からのホールが拡散するＰ型のチャネルを形成するホー
ルの蓄積により容量性が展開する。また、この構造は充
分な５ＥｔＪ強化のための容量レベルを維持するという
以前に述べた問題点を解決する。

第６ａ乃至６０図は第５ａ乃至５ｄ図の図面に示される
ように、ゲート２８と領域ｎ“または領域Ｐ°との間の
ソース電圧Ｖｇｓに対する、ゲートの変化による容量性
の変化を示すグラフである。

第６ａ乃至６０図に表わされる容量性の変化は主に、Ｍ
ＯＳキャパシタのチャネル領域における蓄積層または反
転層の形成によるものである。このように、第６ａ図に
図示されるとおり、ＭＯＳキャパシタの蓄積（ｎ型）層
側の容量はより小さい値についてより、Ｖｇｓ　　（ソ
ースに対するキャパシタ・ゲートの電圧）のより大きい
正の値についての方が大きくなる。同様に、第６ｂ図は
反転５（Ｐ型）層側の容量はより小さい負の値について
より、Ｖｇｓのより大きい負の値についての方が大きく
なる。第６Ｃ図はキャパシタ２４および２６の（第５ａ
乃至５ｄ図に図示される）Ｐ゛およびｎ″領域より接触
されるデュアル・チャネルによって、それらの容量性が
負および正の両者のゲート電圧に対して、比較的高い値
に維持されることを示している。ソース−ゲート間電圧
はメモリ・セル２つの安定状態について実質的な正また
は実質的な負となるであろうから、そのデュアル・チャ
ネルの接触は所定の領域について一貫して大きな容量性
をもたらす。

第７ａ図はメモリ・セル２内の要素の相対的位置と同様
に第４図のメモリ・セル２の物理的配置を示すために、
写真平板のマスクの複数の挿入箇所を図示している。（
ラベルが付された垂直線に示される）ワード・ラインＷ
Ｌの位置はそれがトランジスタ１４および１６のゲート
として働くことを示している。トランジスタ１４および
１６の１つのドレイン／ソースｄ　／　ｓ　ＴｉＮ域は
接触領域４２を介して、金属または多結晶の半導体物質
（例えば、シリコン）により、ビット・ラインＢＬおよ
びＢＬ−の各々についての領域に接続される。斜め模様
の部分はＰ型物質の領域の位置を表わしている。第４図
中のトランジスタ６．８．１０、および１２の（斜線に
より陰影をつけた部分に示される）ゲート、ドレインお
よびソースの領域は各々、ｇ、ｄ、およびＳのラベルが
付されている。

トランジスタ６および８の共通ドレインは領域４４のと
ころで、金属または多結晶半導体により、トランジスタ
１０および１２の共通ゲートに接続される領域４６に接
続される。同じように、トランジスタ１０および１２の
共通ドレインは領域４４のところで、トランジスタ６お
よび８の共通ゲートに接続される領域４６に接続される
。ＶｃｃおよびＶｓｓとの接触のための位置もまた示さ
れている。キャパシタ２４および２６のための位置はｎ
゛の符号が付された領域であるキャパシタｎ゛およびＰ
ｏの符号が付された領域であるキャパシタＰ゛の位置と
共に区分けされた領域内に示されている。位置４０はゲ
ートの側壁チャネルから漏れるのを封じるに供するＰｏ
の領域である。

第７ｂ図は堀の領域（ｍｏａｔ　ｒｅｇｉｏｎ　）ｍ内
でメモリ・セルを形成するに供する写真平板マスクの複
数箇所を図示している。ここではトランジスタ６および
８の共通ゲートｇ（斜線で陰影を付けた部分参照）が反
転器４の共通ドレインおよび反転器４の共通ゲートｇを
含むキャパシタ２４を形成するように延びている。同じ
ように、トランジスタ１０および１２の共通ゲートｇ（
斜線で陰影を付けた部分参照）が反転器５の共通ドレイ
ンおよび反転器５の共通ゲートｇを含むキャパシタ２６
を形成するように延びている。キャパシタ２４および２
６を形成し、アニール（ａｎｎｅａｌ　）するステップ
を省略し、以下の説明により、この分野の熟練家であれ
ば明白であろう、その他の種々の詳細のための、実現可
能な組成プロセスの短かい概要を形成の様々な段階の間
のキャパシタの構造の斜視図である第８ａ及至８ｅ図を
参照して説明する。

第８ａ図に示されるような、絶縁物５４（すなわち、二
酸化シリコン）上のシリコン５２の構造から始めると、
他車（ｍｅｓａ　）が第８ｂ図に示されるように食刻さ
れる。光アクセプタ、例えばボロンが（矢印で示される
ように）注入される。次に、酸化層５６が生じる。そし
て、多結晶のゲート５８が堆積し、パターンが作られ、
次に重くマスクされたドナーに注入（注入の矢印の下の
ｎ゛の領域参照）、さらに、重くマスクされたアクセプ
タ注入（注入の矢印の下のＰｏの領域参照）が続いて行
われる。このように形成され、窒素の中で焼結された構
造上に、ｎ゛およびＰｏの領域間に導電性チタニウムシ
リサイドによる上部接続を形成するために、チタニウム
が蒸着される。ｎ゛およびＰ＋の領域上のシリサイドに
より共通ノードの形成を行うことができる。

本発明のより好ましい実施例および特記した代替案を参
照して、ここに詳細に記述されてきたが、本記述はほん
の例示として理解されるべきであり、限定された意味で
解釈されるべきではない。更に、本発明の実施例の詳細
における数多くの変形および本発明の付加的な実施例は
本記述を参照して、この技術分野の通常の技術を有する
者にとって明白であろうし、それらの人々によりなしう
るちのと理解されるべきである。例えば、ｎ型の半導体
領域はＰ型の半導体領域と全体的に入れ替えられ得、反
対にＰ型の半導体領域はｎ型の半導体領域と入れ替えら
れ得る。このような変形および付加的な実施例は全て、
以下の項目に示される本発明の精神および真の範囲内に
あるものとする。

以下の記載に関連して、以下の各項を開示する。

（１）　　異なる電圧のノード対を含み、更に前記ノー
ド間にまたがって接続されるＭＯＳキャパシタを含み、
前記ＭＯＳキャパシタはゲーＨ１域、ソース／ドレイン
領域、重く注入されたｎ型の半導体物質および重く注入
されたＰ型の半導体物質の両者が接続されるチャネル領
域を含むメモリ・セル。

（２）前記ＭＯＳキャパシタの前記重く注入されたｎお
よびｎ型半導体物質は相互に隣接する前記１項に記載の
メモリ・セル。

（３）前記隣接する重く注入されたｎおよびＰ型の半導
体領域はシリサイドにより相互に接続される前記（２）
項に記載のメモリ・セル。

（４）一対の相互結合した反転器を含み、更に前記一対
の反転器の相互結合にまたがって接続されるＭＯＳキャ
パシタを含み、前記ＭＯＳキャパシタはゲート領域、チ
ャネル領域およびチャネル領域に接続された重く注入さ
れたｎ型半導体物質および重く注入されたｎ型半導体物
質の両者を含むソース領域を含むメモリ・セル。

（５）前記ＭＯＳキャパシタの前記重く注入されたｎお
よびｎ型半導体物質は相互に隣接して形成される前記４
項に記載のメモリ・セル。

（６）前記隣接する重く注入されたｎおよびＰ型半導体
はシリサイドにより相互に接続される前記４項に記載の
メモリ・セル。

（７）前記ゲート領域は多結晶の（Ｐｏｌｙｃｒｙｓｔ
ａｌｌｉｎｅ）半導体領域を含み、前記チャネル領域は
軽く注入されたＰ型半導体物質を含み、前記重く注入さ
れたｎ型半導体は前記重く注入されたＰ型半導体物質の
近傍に形成され、前記ＭＯＳキャパシタは前記軽く注入
されたＰ型チャネル領域上に形成されるゲート酸化層を
含んでいる前記４項に記載のメモリ・セル。

（８）前記近傍の半導体物質はシリサイドにより接続さ
れる前記７項に記載のメモリ・セル。

（９）前記ゲート領域は多結晶の半導体領域を含み、前
記チャネル領域を軽（注入されたｎ型半導体物質を含み
、前記重く注入されたｎ型半導体物質は前記重く注入さ
れたＰ型半導体物質の近傍に形成され、前記ＭＯＳキャ
パシタは更に前記軽く注入されたｎ型チャネル領域上に
形成されるゲート酸化層を含んでいる前記４項に記載の
メモリ・セル。

０〔前記近傍の半導体物質はシリサイドにより接続され
る前記９項に記載のメモリ・セル。

α０　前記半導体物質はシリコンである前記４項に記載
のメモリ・セル。

叩　前記半導体物質はガリウム・アルセノイドである前
記４項に記載のメモリ・セル。

Ｏｍ　　前記反転器は少なくとも１つの電界効果トラン
ジスタを含む前記４項に記載のメモリ・セル。

０分　前記ＭＯＳキャパシタは前記少なくとも１つのト
ランジスタのドレイン上の前記少なくとも１つの電界効
果トランジスタのゲートの延長により形成される前記１
３項のメモリ・セルのための配置。

αつ　前記ＭＯＳキャパシタの前記ゲート領域は前記メ
モリ・セルの少なくとも１つの方向にほぼ沿って延びる
前記１３項に記載のメモリ・セルのための配置。

αＱ　ダイナミック・メモリを含み、異なる電圧の一対
のノードを含み、更に前記ノードにまたがって接続され
るＭＯＳキャパシタを含み、前記ＭＯＳキャパシタはゲ
ート領域、ソース領域、重く注入されたｎ型の半導体物
質および重く注入されたＰ型の半導体物質の両者が接続
されるチャネル領域を含むメモリ・セル。

αη　前記ＭＯＳキャパシタの前記重く注入されたｎ型
およびＰ型の半導体物質は相互に隣接して形成される前
記１６項に記載のメモリ・セル。

ＱＩＯ前記隣接する重く注入されたｎおよびＰ型の半導
体領域は相互にシリサイドにより接続される前記１６項
に記載のメモリ・セル。

αω高密度のメモリ内の小さなメモリ・セルに使用され
るコンパクトなキャパシタ（２４，２６）が開示されて
いる。メモリ・セル中の相互結合した反転器（４，５）
の相互結合内のそのようなキャパシタ（２４，２６）は
単発性の乱調に対する強化を改善する。それより好まし
い実施例においては、その主題となるキャパシタ（２４
，２６）は正および負の両者のキャパシタ・ゲート電圧
に対して、比較的高い容量性を維持するように、キャパ
シタ・チャネルに接続されるｎ＋およびＰ。

を備えたＭＯＳキャパシタである。

【図面の簡単な説明】

第１ａ図はＣＭＯ３反転器の断面図である。 第１ｂ図はＳＲＡＭに一般的に用いられる周知のＣＭＯ
Ｓメモリ・セルの概略図である。 第２図は臨界電荷を増加させることに基づ（、従来のＳ
ＥＵ強化案の概略図である。 第３図は反転器相互結合内での容量性を用いたＳＥＵ強
化案の概略図である。 第４図は本発明を具体化するＳＥＵ強化案の概略図であ
る。 第５３乃至５ｄ図は各々、本発明のキャパシタ構造の正
面図、平面図、左側面図および右側面図である。 第６ａ乃至６０図はゲート−ソース電圧の変化に伴う、
容量性の変化を示すグラフである。 第７ａおよび７ｂ図はメモリ・セルの物理的配置を示す
写真平板のマスクの複数の挿入箇所を示す図である。 第８ａ乃至８８図は形成の様々な段階の間のキャパシタ
構造の３次元図である。 ２−メモリ・セル、 ６．８．１０．１２−・トランジスタ、１４．１６−Ｎ
チャネル通過トランジスタ、１８．２０−・−抵抗、 ２−キャパシタ、 ４．２６−・−・・キャパシタ、 ８−　ゲート、 ２−　シリコン、 ６−酸化層、 ８−・多結晶のゲート。 Ｑ 手 続 補 正 書 （方式） ％式％ １、事件の表示 平成１年特許願第２１８４５３号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平成１年１１月２８日

Claims (1)

【特許請求の範囲】
1. 異なる電圧のノード対を含み、更に前記ノード間にまた
   がって接続されるＭＯＳキャパシタを含み、前記ＭＯＳ
   キャパシタはゲート領域、ソース／ドレイン領域、重く
   注入されたｎ型の半導体物質および重く注入されたＰ型
   の半導体物質の両者が接続されるチャネル領域を含むメ
   モリ・セル。