JPH02182006A - Fet amplifier - Google Patents
Fet amplifierInfo
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- JPH02182006A JPH02182006A JP125789A JP125789A JPH02182006A JP H02182006 A JPH02182006 A JP H02182006A JP 125789 A JP125789 A JP 125789A JP 125789 A JP125789 A JP 125789A JP H02182006 A JPH02182006 A JP H02182006A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波帯域及びミリ波帯域で用いられ
、FET(電界効果トランジスタ)で構成されるFET
増幅器に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is used in the microwave band and millimeter wave band and is composed of FETs (field effect transistors).
It concerns amplifiers.
〔従来の技術]
第4図は例えば「マイクロウェーブ サーキット アナ
リシスアンドアンブリファーデザイン(MICROWA
VE CIRCIJIT ANALYSIS AND
AMPLIFIEliDESIGN) J (PREN
TICE−IIALL、 INC,1987年発行)に
おける第4−3章旧G11−GAIN AMPLIFI
ERDESIGN(第139頁)のFig、4.3−4
(第145頁)に示された従来のFET増幅器を示す
回路図であり、図において、■はソース接地されたFE
Tで、ゲート電極G、ドレイン電極り、ソース電極Sを
有している。L、はゲート電極Gに接続されたインダク
タンス、C8はインダクタンスL1に接続されたキャパ
シタンス、2はインダクタンスL、 とキャパシタンス
C4とで構成される入力整合回路、3は入力整合回路2
に接続されるマイクロ波またはミリ波の信号の入力端子
、L2はドレイン電極りに接続されたインダクタンス、
C2はドレイン電極りに接続されたキャパシタンス、4
はインダクタンスL!とキャパシタンスC2とで構成さ
れる出力整合回路、5は出力整合回路4に接続された出
力端子である。[Prior art] Figure 4 shows, for example, the Microwave Circuit Analysis and Ambrifer Design (MICROWA
VE CIRCIJIT ANALYSIS AND
AMPLIFIEliDESIGN) J (PREN
TICE-IIALL, INC, published in 1987), Chapter 4-3 Old G11-GAIN AMPLIFI
Fig, 4.3-4 of ERDESIGN (page 139)
(Page 145) is a circuit diagram showing a conventional FET amplifier, in which ■ is a source-grounded FE
T has a gate electrode G, a drain electrode, and a source electrode S. L is an inductance connected to the gate electrode G, C8 is a capacitance connected to the inductance L1, 2 is an input matching circuit composed of an inductance L, and a capacitance C4, and 3 is an input matching circuit 2.
A microwave or millimeter wave signal input terminal is connected to the input terminal, L2 is an inductance connected to the drain electrode,
C2 is the capacitance connected to the drain electrode, 4
is the inductance L! and a capacitance C2, and 5 is an output terminal connected to the output matching circuit 4.
第5図は第4図のFETIの等価回路を示し、Rgsは
ゲート・ソース間抵抗、Cgsはゲート・ソース間キャ
パシタンスで、Rgsと直列にゲート・ソース間に接続
されている。Gdsはドレイン・ソース間コンダクタン
ス、Cdsはドレイン・ソース間キャパシタンス、6は
電流源で、Cds、 Cdsと共に互いに並列にドレ
イン・ソース間に接続されている。FIG. 5 shows an equivalent circuit of the FETI shown in FIG. 4, where Rgs is a resistance between the gate and source, and Cgs is a capacitance between the gate and source, which are connected in series with Rgs between the gate and the source. Gds is a drain-source conductance, Cds is a drain-source capacitance, and 6 is a current source, which is connected in parallel with Cds and Cds between the drain and source.
第6図はソース接地されたFETIのインピーダンス軌
跡を示すスミスチャートであり、S、はゲート電極Gに
おける2〜10GHzの周波数範囲での反射特性、Sa
tはドレイン電極りにおける2〜20GHzの周波数範
囲での反射特性を示す。FIG. 6 is a Smith chart showing the impedance locus of the source-grounded FETI, where S is the reflection characteristic of the gate electrode G in the frequency range of 2 to 10 GHz, and Sa
t indicates the reflection characteristic in the frequency range of 2 to 20 GHz at the drain electrode.
次に動作について説明する。第4図のFET増幅器にお
いては、ゲート電iGからFETIを見たインピーダン
スと、ゲート電極Gから入力整合回路2を見たインピー
ダンスとが、互いに共役複素数の関係となるようにり、
、C,を調整する。Next, the operation will be explained. In the FET amplifier shown in FIG. 4, the impedance seen from the gate electrode iG to the FETI and the impedance seen from the input matching circuit 2 from the gate electrode G have a relationship of complex conjugate numbers,
,C, is adjusted.
これと共にドレイン電極りからFETIを見たインピー
ダンスと、ドレイン電極りから出力整合回路4を見たイ
ンピーダンスとが、互いに共役複素数の関係となるよう
にLx、Ctを調整する。このように入力整合回路2及
び出力整合回路4のインピーダンスを調整してFETI
と整合させることにより、増幅器として大きな利得が得
られる。At the same time, Lx and Ct are adjusted so that the impedance seen from the drain electrode of the FETI and the impedance seen from the drain electrode from the output matching circuit 4 have a relationship of complex conjugate numbers. By adjusting the impedance of the input matching circuit 2 and the output matching circuit 4 in this way, the FETI
By matching this, a large gain can be obtained as an amplifier.
従来のFET増幅器は以上のように構成されているので
、第6図より判るように、FETIのインピーダンス軌
跡が周波数により大きく変化するため、広帯域にわたっ
てインピーダンスの整合がとれず、従って広帯域な増幅
器が得られないという問題点があった。Since the conventional FET amplifier is configured as described above, as can be seen from Figure 6, the impedance locus of the FETI changes greatly depending on the frequency, so impedance matching cannot be achieved over a wide band, and therefore a wide band amplifier cannot be obtained. The problem was that it could not be done.
この発明は上記のような問題点を解消するためになされ
たもので、周波数に関係なく良好な整合が得られ、広帯
域にわたって大きな利得が得られるFET増幅器を得る
ことを目的とする。The present invention was made to solve the above-mentioned problems, and aims to provide an FET amplifier that can obtain good matching regardless of frequency and can provide large gain over a wide band.
この発明に係るFET増幅器は、人力整合回路としてゲ
ート電極と接地端子との間にRgsと同じ値を有する抵
抗とCgs・R”gsと同じ値を存するインダクタンス
との直列回路を設け、及び/又は出力整合回路としてド
レイン電極に直列にGdsとを有するインダクタンスと
の並列回路を設けたものである。In the FET amplifier according to the present invention, a series circuit of a resistance having the same value as Rgs and an inductance having the same value as Cgs·R''gs is provided between the gate electrode and the ground terminal as a manual matching circuit, and/or As an output matching circuit, a parallel circuit with an inductance having Gds in series with the drain electrode is provided.
この発明におけるFET増幅器は、入力整合回路、出力
整合回路に設けられる直列回路、並列回路により、周波
数によるインピーダンスの変化が打ち消され、広帯域に
わたり良好な整合特性が得られる。In the FET amplifier according to the present invention, changes in impedance due to frequency are canceled out by the series circuit and parallel circuit provided in the input matching circuit and the output matching circuit, and good matching characteristics can be obtained over a wide band.
以下、この発明の一実施例を図について説明する。第、
1図においては第4図と実質的に対応する部分には同一
符号を付して説明を省略する。R1は抵抗、LIOはイ
ンダクタンスで、これらのRLl。は互いに直列に接続
されてゲート電極りと接地間に設けられ、入力整合回路
2を構成している。An embodiment of the present invention will be described below with reference to the drawings. No. 1,
In FIG. 1, parts substantially corresponding to those in FIG. 4 are designated by the same reference numerals, and explanations thereof will be omitted. R1 is a resistance, LIO is an inductance, and these RL1. are connected in series with each other and provided between the gate electrode and ground, forming an input matching circuit 2.
G2はコンダクタンス、Lzoはインダクタンスで、こ
れらのGz、Lz。は互いに並列に接続されてドレイン
電極りと出力端子5との間に設けられ、出力整合回路4
を構成している。G2 is conductance, Lzo is inductance, and these Gz and Lz. are connected in parallel with each other and provided between the drain electrode and the output terminal 5, and the output matching circuit 4
It consists of
次に動作について説明する。FETIの等価回路は第5
図のように表わされるので、入力端子3から見たインピ
ーダンスZinは、入力信号の各周波数をωとすると、
次式で表わされる。Next, the operation will be explained. The equivalent circuit of FETI is the fifth
Since it is expressed as shown in the figure, the impedance Zin seen from the input terminal 3 is as follows, assuming each frequency of the input signal is ω.
It is expressed by the following formula.
Rgs+R+ + j (ZJ (LIo−)ω”C
gs
広帯域にわたり良好な人・出力VSWR(定在波比)を
得るために、実際のFET増幅器では後述するインピー
ダンス変成器を用いるが、このためにはZjnが周波数
により変化せず、スミスチャートの実軸上に存在する必
要がある。言い換えれば、Zinの実数部が定数、虚数
部がゼロとなる必要がある。そこで先ず、上記式(1)
を実数部Re(Z in)と虚数部1 m(Z in)
とに分ける。弐(1)の分母2分子に< Rgs−1−
R+) J (Ll (LIO)ω”Cgs
を掛けて整理すると、
となる。l5(Zin) =0でかつ周波数により変化
化しない、即ちωに関する項がゼロという条件を式(3
)に通用すると次式を得る。Rgs+R+ + j (ZJ (LIo-)ω”C
gs In order to obtain a good output VSWR (standing wave ratio) over a wide band, an impedance transformer, which will be described later, is used in an actual FET amplifier. Must be on the axis. In other words, the real part of Zin needs to be a constant and the imaginary part needs to be zero. Therefore, first, the above formula (1)
The real part Re(Z in) and the imaginary part 1 m(Z in)
Divide into. < Rgs-1- for the two denominators of 2(1)
Multiplying by R+) J (Ll (LIO)ω”Cgs, we get
), we get the following formula.
式(4)、 (5)よりR,、L、。に対する次の条件
が求められる。From formulas (4) and (5), R,,L,. The following conditions are required for
R,=Rgs ・・・・・・・・・・・
・・・・ (6)Ll。=CgsR”gs ・・
・・・・・・・・・・・・・ (7)式(6)、 (7
)のようにR,、L、、を選ぶと、Zinの実数部Re
(Zin)は式(2)に式(6)、 (7)を代入して
、Re(Zin) =Rgs ・・・・・・・・・
・・・・・・ (8)となる、即ち、式(6)、 (7
)のようにR,、L、。を選べば、Zinは周波数に無
関係な定数Rgsに等しくなり、実数部のみとなる。R,=Rgs・・・・・・・・・・・・
... (6) Ll. =CgsR"gs...
・・・・・・・・・・・・(7) Equation (6), (7
), the real part Re of Zin is
(Zin) is obtained by substituting equations (6) and (7) into equation (2), Re(Zin) = Rgs ・・・・・・・・・
...... (8), that is, equations (6), (7
) as in R,,L,. If , Zin becomes equal to a constant Rgs that is independent of frequency, and has only the real part.
同様に、出力端子5からFETI側を見たインピーダン
スZoutは、第5図の等価回路より次式%式%
式(9)についてもZinの場合と同様に、実数部Re
(Zout)と虚数部I m(Z out)とに分ける
と、となる。式01)において、I m(Zout)
−〇でωに関する項がゼロとなる条件を適用して、G、
、L、。Similarly, the impedance Zout when looking from the output terminal 5 to the FETI side is calculated from the equivalent circuit shown in Figure 5 using the following formula:
(Zout) and the imaginary part I m (Z out). In formula 01), I m(Zout)
Applying the condition that the term related to ω is zero at −〇, G,
,L.
を求めると、
G、=Gds ・・・・・・・・・・・・
02)を得る。このとき、Zout
の実数部Re(Zout)は
□に等しい。即ち、
ds
八〇2)、 03)ノヨウニ(、z 。When calculating, G,=Gds ・・・・・・・・・・・・
02) is obtained. At this time, the real part Re(Zout) of Zout is equal to □. Namely, ds 802), 03) Noyouni (, z.
L2゜ みとなり、実軸上に存在することになる。L2゜ Therefore, it exists on the real axis.
第2図はマイクロ波帯域で用いられるFET増幅器を例
に示したインピーダンス軌跡の計算値である。この場合
、R1=2.5Ω、L+o=0.02 nH。FIG. 2 shows calculated values of the impedance locus for an example of a FET amplifier used in the microwave band. In this case R1=2.5Ω, L+o=0.02 nH.
Gz −3118,Lie−11,7nHとしている。Gz-3118, Lie-11, 7nH.
計算周波数は2GHzから20GHzであり、反射特性
SIl+ S*1は共に周波数に関係せず、実軸上で
一定の値となっていることが判る。It can be seen that the calculated frequency is from 2 GHz to 20 GHz, and both the reflection characteristics SI1+S*1 are independent of frequency and are constant values on the real axis.
実際に増幅器として使用する場合は第2図の反射特性で
は不十分であるので、第3図のように、インピータンス
変成器7.8を用いる。インピーダンス変成器7.8は
例えばインダクタンスとキャパシタンスとから構成され
、第2図のようにインピーダンス軌跡が周波数により変
化しない場合は、その設計は容易である。第3図のよう
に構成されたFET増幅器は非常に広帯域に良好な特性
を有する。When actually used as an amplifier, the reflection characteristics shown in FIG. 2 are insufficient, so an impedance transformer 7.8 is used as shown in FIG. 3. The impedance transformer 7.8 is composed of, for example, an inductance and a capacitance, and its design is easy if the impedance locus does not change with frequency as shown in FIG. The FET amplifier configured as shown in FIG. 3 has excellent characteristics over a very wide band.
なお、上記実施例では、入力側整合回路2にR,、L、
、の直列回路を用い、出力側整合回路4にG、、L、。In the above embodiment, the input side matching circuit 2 includes R, L,
, G,, L, in the output side matching circuit 4.
の並列回路を用いたが、入力側整合回路2のみ、あるい
は出力側整合回路4のみに用いても良い。Although the above parallel circuit is used, it may be used only for the input side matching circuit 2 or only for the output side matching circuit 4.
以上のように、この発明によれば、入力整合回路として
ゲート電極と接地端子との間にFETのRgaと同じ値
を有する抵抗とCgs−R”gsと同じ値を有するイン
ダクタンスとの直列回路を設け、及び/又は出力整合回
路としてドレイン電極に直と同じ値を有するインダクタ
ンスとの並列回路を設けることにより、周波数に関係せ
ず一定のインピーダンスが得られ、このため広帯域にわ
たって良好な整合特性が得られ、大きな利得が得られる
と共に、インピーダンス変成器の設計を容易にする等の
効果がある。As described above, according to the present invention, a series circuit of a resistor having the same value as Rga of the FET and an inductance having the same value as Cgs-R''gs is provided between the gate electrode and the ground terminal as an input matching circuit. By providing a parallel circuit with an inductance having the same value as that directly connected to the drain electrode as an output matching circuit, a constant impedance can be obtained regardless of the frequency, and therefore good matching characteristics can be obtained over a wide band. This has the effect of providing a large gain and facilitating the design of an impedance transformer.
第1図はこの発明の一実施例によるFET増幅器を示す
回路図、第2図は第1図のFET増幅器のインピーダン
ス軌跡を示すスミスチャート、第3図は第1図のFET
増幅器にインピーダンス変成器を設けた場合を示す回路
図、第4図は従来のFET増幅器を示す回路図、第5図
はFETの等価回路図、第6図はFETのインピーダン
ス軌跡を示すスミスチャートである。
図において、1はFET、2は入力整合回路、4は出力
整合回路、R4は抵抗、G2はコンダクタンス、L+o
、 Lz。はインダクタンス。
なお、図中、同一符号は同一、又は相当部分を示す。
特許出願人 三菱電機株式会社
1:FET
R1括技
4記力シ合回誌
LIOL20:インT′79ンス
第2WJFIG. 1 is a circuit diagram showing an FET amplifier according to an embodiment of the present invention, FIG. 2 is a Smith chart showing the impedance locus of the FET amplifier shown in FIG. 1, and FIG. 3 is a circuit diagram showing the FET amplifier shown in FIG. 1.
A circuit diagram showing a case where an impedance transformer is provided in an amplifier, Fig. 4 is a circuit diagram showing a conventional FET amplifier, Fig. 5 is an equivalent circuit diagram of an FET, and Fig. 6 is a Smith chart showing an impedance locus of an FET. be. In the figure, 1 is FET, 2 is input matching circuit, 4 is output matching circuit, R4 is resistor, G2 is conductance, L+o
, Lz. is the inductance. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent Applicant: Mitsubishi Electric Corporation 1: FET R1 Technology 4 Journal LIOL20: In-T'79th 2nd WJ
Claims (1)
に接続された入力整合回路と、上記FETのドレイン電
極に接続された出力整合回路とにより構成されるFET
増幅器において、上記FETのゲート・ソース間抵抗に
等しい値を有する抵抗と、上記ゲート・ソース間抵抗の
2乗と上記FETのゲート・ソース間キャパシタンスと
の積に等しい値を有するインダクタンスとの直列回路を
上記ゲート電極と接地間に接続して成る入力整合回路、
及び/又は上記FETのドレイン・ソース間コンダクタ
ンスに等しい値を有するコンダクタンスと、上記FET
のドレイン・ソース間キャパシタンスを上記ドレイン・
ソース間コンダクタンスで除算した値を有するインダク
タンスとの並列回路を上記ドレイン電極に直列に接続し
て成る出力整合回路とを用いたことを特徴とするFET
増幅器。A FET consisting of a source-grounded FET, an input matching circuit connected to the gate electrode of this FET, and an output matching circuit connected to the drain electrode of the FET.
In the amplifier, a series circuit of a resistor having a value equal to the gate-source resistance of the FET and an inductance having a value equal to the product of the square of the gate-source resistance and the gate-source capacitance of the FET. an input matching circuit consisting of connecting between the above gate electrode and ground,
and/or a conductance having a value equal to the drain-source conductance of the FET;
The drain-source capacitance of
An FET characterized by using an output matching circuit formed by connecting in series to the drain electrode a parallel circuit with an inductance having a value divided by the source-to-source conductance.
amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125789A JPH02182006A (en) | 1989-01-09 | 1989-01-09 | Fet amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125789A JPH02182006A (en) | 1989-01-09 | 1989-01-09 | Fet amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182006A true JPH02182006A (en) | 1990-07-16 |
Family
ID=11496406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP125789A Pending JPH02182006A (en) | 1989-01-09 | 1989-01-09 | Fet amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182006A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173882A (en) * | 2004-12-14 | 2006-06-29 | Iwatsu Test Instruments Corp | Wideband offset circuit |
| WO2009054096A1 (en) * | 2007-10-22 | 2009-04-30 | Advantest Corporation | Distribution type amplification device and amplifier |
| JP2021005874A (en) * | 2020-09-02 | 2021-01-14 | 三菱電機特機システム株式会社 | amplifier |
| EP4436039A1 (en) * | 2023-03-21 | 2024-09-25 | Huawei Technologies Co., Ltd. | Input matching circuit and related apparatus |
-
1989
- 1989-01-09 JP JP125789A patent/JPH02182006A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2021005874A (en) * | 2020-09-02 | 2021-01-14 | 三菱電機特機システム株式会社 | amplifier |
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