JPH02182006A - Ｆｅｔ増幅器 - Google Patents
Ｆｅｔ増幅器Info
- Publication number
- JPH02182006A JPH02182006A JP125789A JP125789A JPH02182006A JP H02182006 A JPH02182006 A JP H02182006A JP 125789 A JP125789 A JP 125789A JP 125789 A JP125789 A JP 125789A JP H02182006 A JPH02182006 A JP H02182006A
- Authority
- JP
- Japan
- Prior art keywords
- source
- fet
- circuit
- matching circuit
- conductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波帯域及びミリ波帯域で用いられ
、ＦＥＴ（電界効果トランジスタ）で構成されるＦＥＴ
増幅器に関するものである。
、ＦＥＴ（電界効果トランジスタ）で構成されるＦＥＴ
増幅器に関するものである。
〔従来の技術］
第４図は例えば「マイクロウェーブ サーキット アナ
リシスアンドアンブリファーデザイン（ＭＩＣＲＯＷＡ
ＶＥ ＣＩＲＣＩＪＩＴ ＡＮＡＬＹＳＩＳ ＡＮＤ
ＡＭＰＬＩＦＩＥｌｉＤＥＳＩＧＮ） Ｊ （ＰＲＥＮ
ＴＩＣＥ−ＩＩＡＬＬ、 ＩＮＣ，１９８７年発行）に
おける第４−３章旧Ｇ１１−ＧＡＩＮ ＡＭＰＬＩＦＩ
ＥＲＤＥＳＩＧＮ（第１３９頁）のＦｉｇ、４．３−４
（第１４５頁）に示された従来のＦＥＴ増幅器を示す
回路図であり、図において、■はソース接地されたＦＥ
Ｔで、ゲート電極Ｇ、ドレイン電極り、ソース電極Ｓを
有している。Ｌ、はゲート電極Ｇに接続されたインダク
タンス、Ｃ８はインダクタンスＬ１に接続されたキャパ
シタンス、２はインダクタンスＬ、 とキャパシタンス
Ｃ４とで構成される入力整合回路、３は入力整合回路２
に接続されるマイクロ波またはミリ波の信号の入力端子
、Ｌ２はドレイン電極りに接続されたインダクタンス、
Ｃ２はドレイン電極りに接続されたキャパシタンス、４
はインダクタンスＬ！とキャパシタンスＣ２とで構成さ
れる出力整合回路、５は出力整合回路４に接続された出
力端子である。
リシスアンドアンブリファーデザイン（ＭＩＣＲＯＷＡ
ＶＥ ＣＩＲＣＩＪＩＴ ＡＮＡＬＹＳＩＳ ＡＮＤ
ＡＭＰＬＩＦＩＥｌｉＤＥＳＩＧＮ） Ｊ （ＰＲＥＮ
ＴＩＣＥ−ＩＩＡＬＬ、 ＩＮＣ，１９８７年発行）に
おける第４−３章旧Ｇ１１−ＧＡＩＮ ＡＭＰＬＩＦＩ
ＥＲＤＥＳＩＧＮ（第１３９頁）のＦｉｇ、４．３−４
（第１４５頁）に示された従来のＦＥＴ増幅器を示す
回路図であり、図において、■はソース接地されたＦＥ
Ｔで、ゲート電極Ｇ、ドレイン電極り、ソース電極Ｓを
有している。Ｌ、はゲート電極Ｇに接続されたインダク
タンス、Ｃ８はインダクタンスＬ１に接続されたキャパ
シタンス、２はインダクタンスＬ、 とキャパシタンス
Ｃ４とで構成される入力整合回路、３は入力整合回路２
に接続されるマイクロ波またはミリ波の信号の入力端子
、Ｌ２はドレイン電極りに接続されたインダクタンス、
Ｃ２はドレイン電極りに接続されたキャパシタンス、４
はインダクタンスＬ！とキャパシタンスＣ２とで構成さ
れる出力整合回路、５は出力整合回路４に接続された出
力端子である。
第５図は第４図のＦＥＴＩの等価回路を示し、Ｒｇｓは
ゲート・ソース間抵抗、Ｃｇｓはゲート・ソース間キャ
パシタンスで、Ｒｇｓと直列にゲート・ソース間に接続
されている。Ｇｄｓはドレイン・ソース間コンダクタン
ス、Ｃｄｓはドレイン・ソース間キャパシタンス、６は
電流源で、Ｃｄｓ、 Ｃｄｓと共に互いに並列にドレ
イン・ソース間に接続されている。
ゲート・ソース間抵抗、Ｃｇｓはゲート・ソース間キャ
パシタンスで、Ｒｇｓと直列にゲート・ソース間に接続
されている。Ｇｄｓはドレイン・ソース間コンダクタン
ス、Ｃｄｓはドレイン・ソース間キャパシタンス、６は
電流源で、Ｃｄｓ、 Ｃｄｓと共に互いに並列にドレ
イン・ソース間に接続されている。
第６図はソース接地されたＦＥＴＩのインピーダンス軌
跡を示すスミスチャートであり、Ｓ、はゲート電極Ｇに
おける２〜１０ＧＨｚの周波数範囲での反射特性、Ｓａ
ｔはドレイン電極りにおける２〜２０ＧＨｚの周波数範
囲での反射特性を示す。
跡を示すスミスチャートであり、Ｓ、はゲート電極Ｇに
おける２〜１０ＧＨｚの周波数範囲での反射特性、Ｓａ
ｔはドレイン電極りにおける２〜２０ＧＨｚの周波数範
囲での反射特性を示す。
次に動作について説明する。第４図のＦＥＴ増幅器にお
いては、ゲート電ｉＧからＦＥＴＩを見たインピーダン
スと、ゲート電極Ｇから入力整合回路２を見たインピー
ダンスとが、互いに共役複素数の関係となるようにり、
、Ｃ，を調整する。
いては、ゲート電ｉＧからＦＥＴＩを見たインピーダン
スと、ゲート電極Ｇから入力整合回路２を見たインピー
ダンスとが、互いに共役複素数の関係となるようにり、
、Ｃ，を調整する。
これと共にドレイン電極りからＦＥＴＩを見たインピー
ダンスと、ドレイン電極りから出力整合回路４を見たイ
ンピーダンスとが、互いに共役複素数の関係となるよう
にＬｘ、Ｃｔを調整する。このように入力整合回路２及
び出力整合回路４のインピーダンスを調整してＦＥＴＩ
と整合させることにより、増幅器として大きな利得が得
られる。
ダンスと、ドレイン電極りから出力整合回路４を見たイ
ンピーダンスとが、互いに共役複素数の関係となるよう
にＬｘ、Ｃｔを調整する。このように入力整合回路２及
び出力整合回路４のインピーダンスを調整してＦＥＴＩ
と整合させることにより、増幅器として大きな利得が得
られる。
従来のＦＥＴ増幅器は以上のように構成されているので
、第６図より判るように、ＦＥＴＩのインピーダンス軌
跡が周波数により大きく変化するため、広帯域にわたっ
てインピーダンスの整合がとれず、従って広帯域な増幅
器が得られないという問題点があった。
、第６図より判るように、ＦＥＴＩのインピーダンス軌
跡が周波数により大きく変化するため、広帯域にわたっ
てインピーダンスの整合がとれず、従って広帯域な増幅
器が得られないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、周波数に関係なく良好な整合が得られ、広帯
域にわたって大きな利得が得られるＦＥＴ増幅器を得る
ことを目的とする。
たもので、周波数に関係なく良好な整合が得られ、広帯
域にわたって大きな利得が得られるＦＥＴ増幅器を得る
ことを目的とする。
この発明に係るＦＥＴ増幅器は、人力整合回路としてゲ
ート電極と接地端子との間にＲｇｓと同じ値を有する抵
抗とＣｇｓ・Ｒ”ｇｓと同じ値を存するインダクタンス
との直列回路を設け、及び／又は出力整合回路としてド
レイン電極に直列にＧｄｓとを有するインダクタンスと
の並列回路を設けたものである。
ート電極と接地端子との間にＲｇｓと同じ値を有する抵
抗とＣｇｓ・Ｒ”ｇｓと同じ値を存するインダクタンス
との直列回路を設け、及び／又は出力整合回路としてド
レイン電極に直列にＧｄｓとを有するインダクタンスと
の並列回路を設けたものである。
この発明におけるＦＥＴ増幅器は、入力整合回路、出力
整合回路に設けられる直列回路、並列回路により、周波
数によるインピーダンスの変化が打ち消され、広帯域に
わたり良好な整合特性が得られる。
整合回路に設けられる直列回路、並列回路により、周波
数によるインピーダンスの変化が打ち消され、広帯域に
わたり良好な整合特性が得られる。
以下、この発明の一実施例を図について説明する。第、
１図においては第４図と実質的に対応する部分には同一
符号を付して説明を省略する。Ｒ１は抵抗、ＬＩＯはイ
ンダクタンスで、これらのＲＬｌ。は互いに直列に接続
されてゲート電極りと接地間に設けられ、入力整合回路
２を構成している。
１図においては第４図と実質的に対応する部分には同一
符号を付して説明を省略する。Ｒ１は抵抗、ＬＩＯはイ
ンダクタンスで、これらのＲＬｌ。は互いに直列に接続
されてゲート電極りと接地間に設けられ、入力整合回路
２を構成している。
Ｇ２はコンダクタンス、Ｌｚｏはインダクタンスで、こ
れらのＧｚ、Ｌｚ。は互いに並列に接続されてドレイン
電極りと出力端子５との間に設けられ、出力整合回路４
を構成している。
れらのＧｚ、Ｌｚ。は互いに並列に接続されてドレイン
電極りと出力端子５との間に設けられ、出力整合回路４
を構成している。
次に動作について説明する。ＦＥＴＩの等価回路は第５
図のように表わされるので、入力端子３から見たインピ
ーダンスＺｉｎは、入力信号の各周波数をωとすると、
次式で表わされる。
図のように表わされるので、入力端子３から見たインピ
ーダンスＺｉｎは、入力信号の各周波数をωとすると、
次式で表わされる。
Ｒｇｓ＋Ｒ＋ ＋ ｊ （ＺＪ （ＬＩｏ−）ω”Ｃ
ｇｓ 広帯域にわたり良好な人・出力ＶＳＷＲ（定在波比）を
得るために、実際のＦＥＴ増幅器では後述するインピー
ダンス変成器を用いるが、このためにはＺｊｎが周波数
により変化せず、スミスチャートの実軸上に存在する必
要がある。言い換えれば、Ｚｉｎの実数部が定数、虚数
部がゼロとなる必要がある。そこで先ず、上記式（１）
を実数部Ｒｅ（Ｚ ｉｎ）と虚数部１ ｍ（Ｚ ｉｎ）
とに分ける。弐（１）の分母２分子に＜ Ｒｇｓ−１−
Ｒ＋） Ｊ （Ｌｌ （ＬＩＯ）ω”Ｃｇｓ を掛けて整理すると、 となる。ｌ５（Ｚｉｎ） ＝０でかつ周波数により変化
化しない、即ちωに関する項がゼロという条件を式（３
）に通用すると次式を得る。
ｇｓ 広帯域にわたり良好な人・出力ＶＳＷＲ（定在波比）を
得るために、実際のＦＥＴ増幅器では後述するインピー
ダンス変成器を用いるが、このためにはＺｊｎが周波数
により変化せず、スミスチャートの実軸上に存在する必
要がある。言い換えれば、Ｚｉｎの実数部が定数、虚数
部がゼロとなる必要がある。そこで先ず、上記式（１）
を実数部Ｒｅ（Ｚ ｉｎ）と虚数部１ ｍ（Ｚ ｉｎ）
とに分ける。弐（１）の分母２分子に＜ Ｒｇｓ−１−
Ｒ＋） Ｊ （Ｌｌ （ＬＩＯ）ω”Ｃｇｓ を掛けて整理すると、 となる。ｌ５（Ｚｉｎ） ＝０でかつ周波数により変化
化しない、即ちωに関する項がゼロという条件を式（３
）に通用すると次式を得る。
式（４）、 （５）よりＲ，、Ｌ、。に対する次の条件
が求められる。
が求められる。
Ｒ，＝Ｒｇｓ ・・・・・・・・・・・
・・・・ （６）Ｌｌ。＝ＣｇｓＲ”ｇｓ ・・
・・・・・・・・・・・・・ （７）式（６）、 （７
）のようにＲ，、Ｌ、、を選ぶと、Ｚｉｎの実数部Ｒｅ
（Ｚｉｎ）は式（２）に式（６）、 （７）を代入して
、Ｒｅ（Ｚｉｎ） ＝Ｒｇｓ ・・・・・・・・・
・・・・・・ （８）となる、即ち、式（６）、 （７
）のようにＲ，、Ｌ、。を選べば、Ｚｉｎは周波数に無
関係な定数Ｒｇｓに等しくなり、実数部のみとなる。
・・・・ （６）Ｌｌ。＝ＣｇｓＲ”ｇｓ ・・
・・・・・・・・・・・・・ （７）式（６）、 （７
）のようにＲ，、Ｌ、、を選ぶと、Ｚｉｎの実数部Ｒｅ
（Ｚｉｎ）は式（２）に式（６）、 （７）を代入して
、Ｒｅ（Ｚｉｎ） ＝Ｒｇｓ ・・・・・・・・・
・・・・・・ （８）となる、即ち、式（６）、 （７
）のようにＲ，、Ｌ、。を選べば、Ｚｉｎは周波数に無
関係な定数Ｒｇｓに等しくなり、実数部のみとなる。
同様に、出力端子５からＦＥＴＩ側を見たインピーダン
スＺｏｕｔは、第５図の等価回路より次式％式％ 式（９）についてもＺｉｎの場合と同様に、実数部Ｒｅ
（Ｚｏｕｔ）と虚数部Ｉ ｍ（Ｚ ｏｕｔ）とに分ける
と、となる。式０１）において、Ｉ ｍ（Ｚｏｕｔ）
−〇でωに関する項がゼロとなる条件を適用して、Ｇ、
、Ｌ、。
スＺｏｕｔは、第５図の等価回路より次式％式％ 式（９）についてもＺｉｎの場合と同様に、実数部Ｒｅ
（Ｚｏｕｔ）と虚数部Ｉ ｍ（Ｚ ｏｕｔ）とに分ける
と、となる。式０１）において、Ｉ ｍ（Ｚｏｕｔ）
−〇でωに関する項がゼロとなる条件を適用して、Ｇ、
、Ｌ、。
を求めると、
Ｇ、＝Ｇｄｓ ・・・・・・・・・・・・
０２）を得る。このとき、Ｚｏｕｔ の実数部Ｒｅ（Ｚｏｕｔ）は □に等しい。即ち、 ｄｓ 八〇２）、 ０３）ノヨウニ（、ｚ 。
０２）を得る。このとき、Ｚｏｕｔ の実数部Ｒｅ（Ｚｏｕｔ）は □に等しい。即ち、 ｄｓ 八〇２）、 ０３）ノヨウニ（、ｚ 。
Ｌ２゜
みとなり、実軸上に存在することになる。
第２図はマイクロ波帯域で用いられるＦＥＴ増幅器を例
に示したインピーダンス軌跡の計算値である。この場合
、Ｒ１＝２．５Ω、Ｌ＋ｏ＝０．０２ ｎＨ。
に示したインピーダンス軌跡の計算値である。この場合
、Ｒ１＝２．５Ω、Ｌ＋ｏ＝０．０２ ｎＨ。
Ｇｚ −３１１８，Ｌｉｅ−１１，７ｎＨとしている。
計算周波数は２ＧＨｚから２０ＧＨｚであり、反射特性
ＳＩｌ＋ Ｓ＊１は共に周波数に関係せず、実軸上で
一定の値となっていることが判る。
ＳＩｌ＋ Ｓ＊１は共に周波数に関係せず、実軸上で
一定の値となっていることが判る。
実際に増幅器として使用する場合は第２図の反射特性で
は不十分であるので、第３図のように、インピータンス
変成器７．８を用いる。インピーダンス変成器７．８は
例えばインダクタンスとキャパシタンスとから構成され
、第２図のようにインピーダンス軌跡が周波数により変
化しない場合は、その設計は容易である。第３図のよう
に構成されたＦＥＴ増幅器は非常に広帯域に良好な特性
を有する。
は不十分であるので、第３図のように、インピータンス
変成器７．８を用いる。インピーダンス変成器７．８は
例えばインダクタンスとキャパシタンスとから構成され
、第２図のようにインピーダンス軌跡が周波数により変
化しない場合は、その設計は容易である。第３図のよう
に構成されたＦＥＴ増幅器は非常に広帯域に良好な特性
を有する。
なお、上記実施例では、入力側整合回路２にＲ，、Ｌ、
、の直列回路を用い、出力側整合回路４にＧ、、Ｌ、。
、の直列回路を用い、出力側整合回路４にＧ、、Ｌ、。
の並列回路を用いたが、入力側整合回路２のみ、あるい
は出力側整合回路４のみに用いても良い。
は出力側整合回路４のみに用いても良い。
以上のように、この発明によれば、入力整合回路として
ゲート電極と接地端子との間にＦＥＴのＲｇａと同じ値
を有する抵抗とＣｇｓ−Ｒ”ｇｓと同じ値を有するイン
ダクタンスとの直列回路を設け、及び／又は出力整合回
路としてドレイン電極に直と同じ値を有するインダクタ
ンスとの並列回路を設けることにより、周波数に関係せ
ず一定のインピーダンスが得られ、このため広帯域にわ
たって良好な整合特性が得られ、大きな利得が得られる
と共に、インピーダンス変成器の設計を容易にする等の
効果がある。
ゲート電極と接地端子との間にＦＥＴのＲｇａと同じ値
を有する抵抗とＣｇｓ−Ｒ”ｇｓと同じ値を有するイン
ダクタンスとの直列回路を設け、及び／又は出力整合回
路としてドレイン電極に直と同じ値を有するインダクタ
ンスとの並列回路を設けることにより、周波数に関係せ
ず一定のインピーダンスが得られ、このため広帯域にわ
たって良好な整合特性が得られ、大きな利得が得られる
と共に、インピーダンス変成器の設計を容易にする等の
効果がある。
第１図はこの発明の一実施例によるＦＥＴ増幅器を示す
回路図、第２図は第１図のＦＥＴ増幅器のインピーダン
ス軌跡を示すスミスチャート、第３図は第１図のＦＥＴ
増幅器にインピーダンス変成器を設けた場合を示す回路
図、第４図は従来のＦＥＴ増幅器を示す回路図、第５図
はＦＥＴの等価回路図、第６図はＦＥＴのインピーダン
ス軌跡を示すスミスチャートである。 図において、１はＦＥＴ、２は入力整合回路、４は出力
整合回路、Ｒ４は抵抗、Ｇ２はコンダクタンス、Ｌ＋ｏ
、 Ｌｚ。はインダクタンス。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １：ＦＥＴ Ｒ１括技 ４記力シ合回誌 ＬＩＯＬ２０：インＴ′７９ンス 第２ＷＪ
回路図、第２図は第１図のＦＥＴ増幅器のインピーダン
ス軌跡を示すスミスチャート、第３図は第１図のＦＥＴ
増幅器にインピーダンス変成器を設けた場合を示す回路
図、第４図は従来のＦＥＴ増幅器を示す回路図、第５図
はＦＥＴの等価回路図、第６図はＦＥＴのインピーダン
ス軌跡を示すスミスチャートである。 図において、１はＦＥＴ、２は入力整合回路、４は出力
整合回路、Ｒ４は抵抗、Ｇ２はコンダクタンス、Ｌ＋ｏ
、 Ｌｚ。はインダクタンス。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １：ＦＥＴ Ｒ１括技 ４記力シ合回誌 ＬＩＯＬ２０：インＴ′７９ンス 第２ＷＪ
Claims (1)
- ソース接地されたＦＥＴと、このＦＥＴのゲート電極
に接続された入力整合回路と、上記ＦＥＴのドレイン電
極に接続された出力整合回路とにより構成されるＦＥＴ
増幅器において、上記ＦＥＴのゲート・ソース間抵抗に
等しい値を有する抵抗と、上記ゲート・ソース間抵抗の
２乗と上記ＦＥＴのゲート・ソース間キャパシタンスと
の積に等しい値を有するインダクタンスとの直列回路を
上記ゲート電極と接地間に接続して成る入力整合回路、
及び／又は上記ＦＥＴのドレイン・ソース間コンダクタ
ンスに等しい値を有するコンダクタンスと、上記ＦＥＴ
のドレイン・ソース間キャパシタンスを上記ドレイン・
ソース間コンダクタンスで除算した値を有するインダク
タンスとの並列回路を上記ドレイン電極に直列に接続し
て成る出力整合回路とを用いたことを特徴とするＦＥＴ
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125789A JPH02182006A (ja) | 1989-01-09 | 1989-01-09 | Ｆｅｔ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125789A JPH02182006A (ja) | 1989-01-09 | 1989-01-09 | Ｆｅｔ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182006A true JPH02182006A (ja) | 1990-07-16 |
Family
ID=11496406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP125789A Pending JPH02182006A (ja) | 1989-01-09 | 1989-01-09 | Ｆｅｔ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182006A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173882A (ja) * | 2004-12-14 | 2006-06-29 | Iwatsu Test Instruments Corp | 広帯域オフセット回路 |
| WO2009054096A1 (ja) * | 2007-10-22 | 2009-04-30 | Advantest Corporation | 分布型増幅装置および増幅器 |
| JP2021005874A (ja) * | 2020-09-02 | 2021-01-14 | 三菱電機特機システム株式会社 | 増幅器 |
| EP4436039A1 (en) * | 2023-03-21 | 2024-09-25 | Huawei Technologies Co., Ltd. | Input matching circuit and related apparatus |
-
1989
- 1989-01-09 JP JP125789A patent/JPH02182006A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173882A (ja) * | 2004-12-14 | 2006-06-29 | Iwatsu Test Instruments Corp | 広帯域オフセット回路 |
| WO2009054096A1 (ja) * | 2007-10-22 | 2009-04-30 | Advantest Corporation | 分布型増幅装置および増幅器 |
| US7915957B2 (en) | 2007-10-22 | 2011-03-29 | Advantest Corporation | Distributed amplification apparatus and amplifier |
| JP5211061B2 (ja) * | 2007-10-22 | 2013-06-12 | 株式会社アドバンテスト | 分布型増幅装置および増幅器 |
| JP2021005874A (ja) * | 2020-09-02 | 2021-01-14 | 三菱電機特機システム株式会社 | 増幅器 |
| EP4436039A1 (en) * | 2023-03-21 | 2024-09-25 | Huawei Technologies Co., Ltd. | Input matching circuit and related apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100396409B1 (ko) | 2주파수 임피던스 정합 회로 | |
| US4547745A (en) | Composite amplifier with divider/combiner | |
| US20060238269A1 (en) | Reflection loss suppression circuit | |
| WO1997030513A1 (en) | High-power ampliflier using parallel transistors | |
| US5315265A (en) | Low intermodulation distortion FET amplifier using parasitic resonant matching | |
| JPS60180202A (ja) | ストリツプ線路回路 | |
| JPH02182006A (ja) | Ｆｅｔ増幅器 | |
| JP2724253B2 (ja) | 増幅器 | |
| JPH02170602A (ja) | マイクロ波集積回路 | |
| JP2864195B2 (ja) | 分布増幅器 | |
| JPH03250807A (ja) | 電力合成形多段増幅器 | |
| JP2000357927A (ja) | リニアライザ | |
| JPH0246001A (ja) | インピーダンス整合回路 | |
| JPH0575357A (ja) | 低雑音増幅器 | |
| JP3183360B2 (ja) | 電力増幅器 | |
| Prasad et al. | Band‐pass distributed amplifiers | |
| EP0101174B1 (en) | Monolithic low noise common-gate amplifier | |
| JPH0376301A (ja) | インピーダンス変換回路 | |
| JPH0432309A (ja) | 半導体装置 | |
| JPH04287507A (ja) | 電界効果トランジスタ増幅器 | |
| JPS59208919A (ja) | Ｓｈｆ受信機の前置増幅回路 | |
| JPH0514081A (ja) | 電界効果トランジスタ増幅器 | |
| US4151493A (en) | Negative impedance converters | |
| JPH0528811Y2 (ja) | ||
| KR960013041B1 (ko) | 저 소비전력형 광대역 증폭회로 |