JPH02182019A - デューティの変わらない遅延回路 - Google Patents
デューティの変わらない遅延回路Info
- Publication number
- JPH02182019A JPH02182019A JP1002210A JP221089A JPH02182019A JP H02182019 A JPH02182019 A JP H02182019A JP 1002210 A JP1002210 A JP 1002210A JP 221089 A JP221089 A JP 221089A JP H02182019 A JPH02182019 A JP H02182019A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- input signal
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
装置試験用又は遅延時間の大きい遅延回路に関し、
デユーティの変わらない遅延時間の、可変の遅延回路を
作成することを目的とし、 ＣＲ回路構成の第１の遅延回路と、該第１の遅延回路を
含み人力信号の周波数を２倍する周波数逓倍回路と、前
記逓イＢされた信号の遅延時間を変更可能なＣＲ構成の
第２の遅延回路と、前記遅延された逓倍信号の周波数を
１／２にして元の周波数に戻す周波数分周回路とからな
り、 入力信号と前記遅延された逓倍信号とを周波数分周回路
に入力し、前記入力信号の立ち上がりと立ち下がりとに
同期した遅延信号を該周波数分周回路から送出するよう
に構成する。
作成することを目的とし、 ＣＲ回路構成の第１の遅延回路と、該第１の遅延回路を
含み人力信号の周波数を２倍する周波数逓倍回路と、前
記逓イＢされた信号の遅延時間を変更可能なＣＲ構成の
第２の遅延回路と、前記遅延された逓倍信号の周波数を
１／２にして元の周波数に戻す周波数分周回路とからな
り、 入力信号と前記遅延された逓倍信号とを周波数分周回路
に入力し、前記入力信号の立ち上がりと立ち下がりとに
同期した遅延信号を該周波数分周回路から送出するよう
に構成する。
本発明は、入力信号とデユーティの変わらない遅延時間
可変の出力信号を送出する遅延回路に関する。
可変の出力信号を送出する遅延回路に関する。
一般に装置試験用又は非常に大きい遅延を必要とする回
路に用いられる遅延回路は、第４図のブロック図に示す
試験回路に使用されている。図において、１０はパター
ンジェネレータ、２０は被試験装置、３０は遅延回路を
示す。
路に用いられる遅延回路は、第４図のブロック図に示す
試験回路に使用されている。図において、１０はパター
ンジェネレータ、２０は被試験装置、３０は遅延回路を
示す。
パターンジェネレータ１０は信号パターンの発生器で、
データ信号及びクロック信号を被試験装置２０に送出し
て、位相差のずれのテスト、入力の位相をどの程度まで
ずらしたら出力側の許容範囲、即ち被試験装置２０の動
作範囲であるか等をテストするため遅延回路３０がクロ
ック信号の送出回路に挿入されている。この遅延回路３
０は広い範囲で遅延時間を可変にすることが必要である
。
データ信号及びクロック信号を被試験装置２０に送出し
て、位相差のずれのテスト、入力の位相をどの程度まで
ずらしたら出力側の許容範囲、即ち被試験装置２０の動
作範囲であるか等をテストするため遅延回路３０がクロ
ック信号の送出回路に挿入されている。この遅延回路３
０は広い範囲で遅延時間を可変にすることが必要である
。
従来のＣＲの時定数を利用した遅延回路を第５図に示す
。図において、１１は可変抵抗Ｒ１１２はコンデンサＣ
１１３，１４はバッファＢを示す。
。図において、１１は可変抵抗Ｒ１１２はコンデンサＣ
１１３，１４はバッファＢを示す。
この−船釣な遅延回路の動作タイミングチャートを第６
図に示す。図において■″は入力信号、■゛はＣＲ回路
の出力波形、■゛はバッファＢ１４の出力信号を示す。
図に示す。図において■″は入力信号、■゛はＣＲ回路
の出力波形、■゛はバッファＢ１４の出力信号を示す。
第５図と第６図により従来の一般的な遅延回路の回路動
作を説明する。入力信号■”は５０％の位相比（デユー
ティ）を持つクロック信号とする。
作を説明する。入力信号■”は５０％の位相比（デユー
ティ）を持つクロック信号とする。
この入力信号■°はＣＲ回路の充放電により出力波形■
°が送出され、出力波形の立ち上がり、立ち下がりにお
けるしきい値“Ｈ″ と“Ｌ”とにより検出されてバッ
ファ１４を通した出力信号■゛が送出される。しかし立
ち上がりと立ち下がりの遅延時間の差のため、入力信号
■′と出力信号■°との位相比が異なってくる。遅延時
間は可変抵抗Ｒ１１により調整可能であるが、位相歪の
調整は本回路だけでは困難である。
°が送出され、出力波形の立ち上がり、立ち下がりにお
けるしきい値“Ｈ″ と“Ｌ”とにより検出されてバッ
ファ１４を通した出力信号■゛が送出される。しかし立
ち上がりと立ち下がりの遅延時間の差のため、入力信号
■′と出力信号■°との位相比が異なってくる。遅延時
間は可変抵抗Ｒ１１により調整可能であるが、位相歪の
調整は本回路だけでは困難である。
上記従来ＯＣＲを使用した遅延回路では位相比即ちデユ
ーティが変わってしまうため、装置試験用等デユーティ
の精密さを要求される部分では使用できない。又遅延素
子等を使用する方法もあるが、遅延素子では大きな遅延
量を得ることができない。
ーティが変わってしまうため、装置試験用等デユーティ
の精密さを要求される部分では使用できない。又遅延素
子等を使用する方法もあるが、遅延素子では大きな遅延
量を得ることができない。
本発明の回路ではこれらの問題を解決し、人力信号とデ
ユーティの変わらない遅延時間可変の遅延回路を装置試
験用に提供することを目的とする。
ユーティの変わらない遅延時間可変の遅延回路を装置試
験用に提供することを目的とする。
本発明の原理構成図を第１図に示す。図において、■は
ＣＲ構成の第１の遅延回路、２は第１の遅延回路を含む
周波数逓倍回路、３は前記逓倍された信号の遅延時間を
変更可能なＣＲ構成の第２の遅延回路と、４は前記遅延
された逓倍信号を元の周波数に戻す周波数分周回路を示
す。
ＣＲ構成の第１の遅延回路、２は第１の遅延回路を含む
周波数逓倍回路、３は前記逓倍された信号の遅延時間を
変更可能なＣＲ構成の第２の遅延回路と、４は前記遅延
された逓倍信号を元の周波数に戻す周波数分周回路を示
す。
入力信号と前記第２の遅延回路３により遅延された逓倍
信号とを周波数分周回路４に入力し、該周波数分周回路
４から前記入力信号とデユーティの同一の遅延信号を送
出するように構成する。
信号とを周波数分周回路４に入力し、該周波数分周回路
４から前記入力信号とデユーティの同一の遅延信号を送
出するように構成する。
入力信号がＣＲ構成の第１の遅延回路１に入力されると
、デュ、−ティが入力信号より歪んだ出力信号を周波数
逓倍回路２により２倍の周波数に変換する。この逓倍さ
れた周波数の出力波形は立ち上がりは夫々入力信号の立
ち上がりと立ち下がりとに同期するが、立ち下がりは夫
々第１の遅延回路ｌの出力信号の立ち上がりと立ち下が
りとに同期するため、逓倍された周波数の出力波形は入
力とデユーティの異なる信号が送出される。このデユー
ティの異なる逓倍された周波数の出力信号を第２の遅延
回路３に入力して遅延時間の可変回路により、逓倍され
た信号の立ち上がりを遅延させることが出来る。この遅
延された信号の立ち上がりは夫々入力信号の立ち上がり
と立ち下がりとに同期しているため、これを分周回路４
によりｌ／２の周波数に戻すことにより、入力信号の立
ち上がりと立ち下がりとに同期した、周波数とデユーテ
ィの同一の出力信号を遅延時間を適宜可変にして送出す
ることができる。
、デュ、−ティが入力信号より歪んだ出力信号を周波数
逓倍回路２により２倍の周波数に変換する。この逓倍さ
れた周波数の出力波形は立ち上がりは夫々入力信号の立
ち上がりと立ち下がりとに同期するが、立ち下がりは夫
々第１の遅延回路ｌの出力信号の立ち上がりと立ち下が
りとに同期するため、逓倍された周波数の出力波形は入
力とデユーティの異なる信号が送出される。このデユー
ティの異なる逓倍された周波数の出力信号を第２の遅延
回路３に入力して遅延時間の可変回路により、逓倍され
た信号の立ち上がりを遅延させることが出来る。この遅
延された信号の立ち上がりは夫々入力信号の立ち上がり
と立ち下がりとに同期しているため、これを分周回路４
によりｌ／２の周波数に戻すことにより、入力信号の立
ち上がりと立ち下がりとに同期した、周波数とデユーテ
ィの同一の出力信号を遅延時間を適宜可変にして送出す
ることができる。
〔実施例〕
本発明の実施例の回路構成図を第２図に示す。
図において、１は抵抗Ｒ１、コンデンサｃ１、バッファ
Ｂ１よりなる第１の遅延回路、２は上記第１の遅延回路
とＥＸＯＲ回路ＥＸよりなる逓倍回路、３は可変抵抗Ｒ
２、コンデンサｃ２、バッファＢ２よりなる第２の遅延
回路、４はアンド回路Ａ１とＡ２とフリツプフロツプＦ
Ｆとよりなる分周回路を示す。
Ｂ１よりなる第１の遅延回路、２は上記第１の遅延回路
とＥＸＯＲ回路ＥＸよりなる逓倍回路、３は可変抵抗Ｒ
２、コンデンサｃ２、バッファＢ２よりなる第２の遅延
回路、４はアンド回路Ａ１とＡ２とフリツプフロツプＦ
Ｆとよりなる分周回路を示す。
上記実施例の動作タイミングチャートを第３図に示す。
図において、■は入力信号、■は第１の遅延回路１のＣ
ＲＲ放電波形、■は第１の遅延回路１の出力信号、■は
逓倍回路２のＥＸ回路の出力信号、■は第２の遅延回路
３のＣＲＲ放電波形、■は第２の遅延回路３の出力信号
、■は分周回路４のＦＦ回路の出力信号を示す。
ＲＲ放電波形、■は第１の遅延回路１の出力信号、■は
逓倍回路２のＥＸ回路の出力信号、■は第２の遅延回路
３のＣＲＲ放電波形、■は第２の遅延回路３の出力信号
、■は分周回路４のＦＦ回路の出力信号を示す。
第２図の回路構成図と第３図のタイミングチャートによ
り、実施例の回路動作を説明する。
り、実施例の回路動作を説明する。
デユーティ５０％の入力信号■が第１の遅延回路ｌに入
力すると、遅延回路ｌのＲ１，ＣＩよりなるＣＲＲ放電
回路によりＣＲ充充放電波形跡形成される。この波形の
立ち上がりと立ち下がりにおけるしきい値“＋１”と“
し＃の検出により出力信号■が得られる。この出力信号
■は立ち上がりと立ち下がりの時間が異なるため、従来
のように入力信号■とはデユーティの異なる遅延信号■
が送出される。この出力信号■と入力信号■との排他的
論理和をＥＸ回路でとると、立ち上がりが夫々入力信号
の立ち上がりと立ち下がりに同期した２倍の周波数の逓
倍信号■が逓倍回路２のＥＸ回路から送出される。しか
し逓倍信号■の立ち下がりは夫々前記第１の出力信号■
の立ち上がりと立ち下がりとに同期するため遅延時間が
異なり、デユーティが異なった出力信号■が送出される
。この出力信号■を第２の遅延回路３のＣＲＲ定数で遅
延させるとＣＲ充放電波形■が送出され、これを立ち上
がりと立ち下がりのしきい値“１１”と“ビの検出によ
り出力信号■が得られる。この出力信号■は逓倍回路２
の出力信号■よりＣ２とＲ２とのＣＲＲ定数だけ遅延し
た信号である。したがって出力信号■の立ち上がりは出
力信号■の立ち上がりから遅延時間りだけ遅延するが、
入力信号■の立ち上がりと立ち下がりに同期して送出さ
れる。この第２の遅延回路３の送出信号■と入力信号■
とを分周回路４に入力して、逓倍回路２により２倍にさ
れた周波数信号を１／２に分周して、元の入力信号の周
波数に戻す。この出力信号■は入力信号■と送出信号■
とのアンド回路Ａ１とＡ２とノ組合わせによりＦＦ回路
から送出されるが、立ち上がりと立ち下がりは夫々送出
信号■の立ち上がりと同期するため、入力信号■から遅
延時間むだけ遅延した同期信号を送出することができる
。即ち入力信号と同一周波数でしかもデユーティの同一
の出力信号を得ることができる。又遅延時間りは第２の
遅延回路３の可変抵抗Ｒ２により適宜調整することがで
きる。
力すると、遅延回路ｌのＲ１，ＣＩよりなるＣＲＲ放電
回路によりＣＲ充充放電波形跡形成される。この波形の
立ち上がりと立ち下がりにおけるしきい値“＋１”と“
し＃の検出により出力信号■が得られる。この出力信号
■は立ち上がりと立ち下がりの時間が異なるため、従来
のように入力信号■とはデユーティの異なる遅延信号■
が送出される。この出力信号■と入力信号■との排他的
論理和をＥＸ回路でとると、立ち上がりが夫々入力信号
の立ち上がりと立ち下がりに同期した２倍の周波数の逓
倍信号■が逓倍回路２のＥＸ回路から送出される。しか
し逓倍信号■の立ち下がりは夫々前記第１の出力信号■
の立ち上がりと立ち下がりとに同期するため遅延時間が
異なり、デユーティが異なった出力信号■が送出される
。この出力信号■を第２の遅延回路３のＣＲＲ定数で遅
延させるとＣＲ充放電波形■が送出され、これを立ち上
がりと立ち下がりのしきい値“１１”と“ビの検出によ
り出力信号■が得られる。この出力信号■は逓倍回路２
の出力信号■よりＣ２とＲ２とのＣＲＲ定数だけ遅延し
た信号である。したがって出力信号■の立ち上がりは出
力信号■の立ち上がりから遅延時間りだけ遅延するが、
入力信号■の立ち上がりと立ち下がりに同期して送出さ
れる。この第２の遅延回路３の送出信号■と入力信号■
とを分周回路４に入力して、逓倍回路２により２倍にさ
れた周波数信号を１／２に分周して、元の入力信号の周
波数に戻す。この出力信号■は入力信号■と送出信号■
とのアンド回路Ａ１とＡ２とノ組合わせによりＦＦ回路
から送出されるが、立ち上がりと立ち下がりは夫々送出
信号■の立ち上がりと同期するため、入力信号■から遅
延時間むだけ遅延した同期信号を送出することができる
。即ち入力信号と同一周波数でしかもデユーティの同一
の出力信号を得ることができる。又遅延時間りは第２の
遅延回路３の可変抵抗Ｒ２により適宜調整することがで
きる。
において、立ち上がりと立ち下がりの両方を用いるクロ
シフでも、同一の遅延時間を持たせて試験を行うことが
できる。
シフでも、同一の遅延時間を持たせて試験を行うことが
できる。
第１図は本発明の原理構成図、第２図は実施例の回路構
成図、第３図は実施例の動作タイミングチャート、第４
図は遅延回路を使用した試験回路のブロック構成図、第
５図は従来例の回路構成図、第６図は従来例の動作タイ
ミングチャー１−を示す。 図において、ｌは第１の遅延回路、２は周波数逓倍回路
、３は第２の遅延回路、４は周波数分周回路、１０はパ
ターンジェネレータ、２ｏは被試験〉置 ４．３０は遅延回路、１１は抵抗、１２はコンデンサ、
１３、１４はバッファを示す。 〔発明の効果〕
成図、第３図は実施例の動作タイミングチャート、第４
図は遅延回路を使用した試験回路のブロック構成図、第
５図は従来例の回路構成図、第６図は従来例の動作タイ
ミングチャー１−を示す。 図において、ｌは第１の遅延回路、２は周波数逓倍回路
、３は第２の遅延回路、４は周波数分周回路、１０はパ
ターンジェネレータ、２ｏは被試験〉置 ４．３０は遅延回路、１１は抵抗、１２はコンデンサ、
１３、１４はバッファを示す。 〔発明の効果〕
Claims (1)
- 【特許請求の範囲】 ＣＲ回路構成の第１の遅延回路（１）と、該第１の遅延
回路を含み入力信号の周波数を２倍する周波数逓倍回路
（２）と、前記逓倍された信号の遅延時間を変更可能な
ＣＲ構成の第２の遅延回路（３）と、前記遅延された逓
倍信号の周波数を１／２にして元の周波数に戻す周波数
分周回路（４）とからなり、 入力信号と前記遅延された逓倍信号とを周波数分周回路
（４）に入力し、前記入力信号の立ち上がりと立ち下が
りとに同期した遅延信号を該周波数分周回路（４）から
送出することを特徴とするデューティの変わらない遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002210A JPH02182019A (ja) | 1989-01-09 | 1989-01-09 | デューティの変わらない遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002210A JPH02182019A (ja) | 1989-01-09 | 1989-01-09 | デューティの変わらない遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182019A true JPH02182019A (ja) | 1990-07-16 |
Family
ID=11522988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002210A Pending JPH02182019A (ja) | 1989-01-09 | 1989-01-09 | デューティの変わらない遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261774A (ja) * | 2005-03-15 | 2006-09-28 | Kawasaki Microelectronics Kk | 遅延回路 |
-
1989
- 1989-01-09 JP JP1002210A patent/JPH02182019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261774A (ja) * | 2005-03-15 | 2006-09-28 | Kawasaki Microelectronics Kk | 遅延回路 |
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