JPH02183331A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02183331A JPH02183331A JP1002407A JP240789A JPH02183331A JP H02183331 A JPH02183331 A JP H02183331A JP 1002407 A JP1002407 A JP 1002407A JP 240789 A JP240789 A JP 240789A JP H02183331 A JPH02183331 A JP H02183331A
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- rom
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラム実行時の作業領域、−および変数
領域等のデータ領域に記憶されているＲＡＭデータを、
プログラムとして実行可能であり、かつＲＯＭ内に記憶
されているデータは、プログラムだけではなく、変数等
のデータとしても扱うことが可能なマイクロコンピュー
タに関するものである。
領域等のデータ領域に記憶されているＲＡＭデータを、
プログラムとして実行可能であり、かつＲＯＭ内に記憶
されているデータは、プログラムだけではなく、変数等
のデータとしても扱うことが可能なマイクロコンピュー
タに関するものである。
従来の技術
従来より、マイクロコンピュータは、ＲＯＭ内のプログ
ラムデータにより制御が行われていた。
ラムデータにより制御が行われていた。
以下に、従来のワンチップマイクロコンピュータのメモ
リ回路の動作について説明する。
リ回路の動作について説明する。
第４図は、従来のワンチップマイクロコンピュータのメ
モリ配置である。第４図において、１はＲＯＭアドレス
バス、２はＲＯＭデータバス、３はＲＡＭアドレスバス
、４はＲＡＭデータバス、５はＲＯＭ、６はＲＡＭ、７
は命令デコーダ、８はＲＯＭアドレスバス１の情報をＲ
ＯＭ５に転送する制御線、９はＲＯＭ５のデータをＲＯ
Ｍデータバス２に転送する制御線、１０はＲＡＭアドレ
スバス３の情報をＲＡＭ６に転送する制御線、１１はＲ
ＡＭ６のデータをＲＡＭデータバス４に転送する制御線
である。
モリ配置である。第４図において、１はＲＯＭアドレス
バス、２はＲＯＭデータバス、３はＲＡＭアドレスバス
、４はＲＡＭデータバス、５はＲＯＭ、６はＲＡＭ、７
は命令デコーダ、８はＲＯＭアドレスバス１の情報をＲ
ＯＭ５に転送する制御線、９はＲＯＭ５のデータをＲＯ
Ｍデータバス２に転送する制御線、１０はＲＡＭアドレ
スバス３の情報をＲＡＭ６に転送する制御線、１１はＲ
ＡＭ６のデータをＲＡＭデータバス４に転送する制御線
である。
第５図は、従来の技術によるＲＯＭ５．ＲＡＭ６への読
み出し、書き込みのタイミング図である。
み出し、書き込みのタイミング図である。
第５図において、ａ、ｂ、ｃ、ｄは、読み出し書き込み
の基準となる各同期信号である。まずＲＯＭ５内のプロ
グラムの読み出しが行われ、実行されるまでの過程を示
す。ＲＯＭ５内のデータを読み出すためのアドレス情報
か、ＲＯＭアドレスバス１および制御線８を介して、同
期信号Ｃに同期して、信号ｅのように出力される。上記
信号ｅの動作時に、ＲＯＭデータバス２に上記アドレス
情報に対応するＲＯＭ５のデータか、信号ｆのように同
期信号すに同期して、制御線９および、ＲＯＭデータバ
ス２、制御線１２を介して命令デコーダ７に転送され、
解読後、実行される。
の基準となる各同期信号である。まずＲＯＭ５内のプロ
グラムの読み出しが行われ、実行されるまでの過程を示
す。ＲＯＭ５内のデータを読み出すためのアドレス情報
か、ＲＯＭアドレスバス１および制御線８を介して、同
期信号Ｃに同期して、信号ｅのように出力される。上記
信号ｅの動作時に、ＲＯＭデータバス２に上記アドレス
情報に対応するＲＯＭ５のデータか、信号ｆのように同
期信号すに同期して、制御線９および、ＲＯＭデータバ
ス２、制御線１２を介して命令デコーダ７に転送され、
解読後、実行される。
次に、ＲＡＭ６のデータが読み出されるまでの過程を示
す。ＲＡＭ６を読み出すためのアドレス情報か、ＲＡＭ
アドレスバス３、制御線１０を介して、同期信号ａに同
期して、信号ｇのように出力される。上記信号ｇの動作
時にＲＡＭデータバス４に、上記アドレス情報に対応す
るＲＡＭ６のデータか、信号りのように同期信号ｄに同
期して、制御線１１、およびＲＡＭデータバス４を介し
て転送される。
す。ＲＡＭ６を読み出すためのアドレス情報か、ＲＡＭ
アドレスバス３、制御線１０を介して、同期信号ａに同
期して、信号ｇのように出力される。上記信号ｇの動作
時にＲＡＭデータバス４に、上記アドレス情報に対応す
るＲＡＭ６のデータか、信号りのように同期信号ｄに同
期して、制御線１１、およびＲＡＭデータバス４を介し
て転送される。
さらに、ＲＡＭ６に、データが書き込まれるまでの過程
を示す。ＲＡＭ６にデータを書き込むためのアドレス情
報か、ＲＡＭアドレスバス３、制御線１０を介して同期
信号ａに同期して、信号ｉのように出力される。上記信
号ｉの動作時に、ＲＡＭデータバス４に、書き込むデー
タを、信号ｊのように、同期信号すに同期して、転送す
れば、制御１ｉ１１１を介して、ＲＡＭ６に送られ、書
き込みが行われる。
を示す。ＲＡＭ６にデータを書き込むためのアドレス情
報か、ＲＡＭアドレスバス３、制御線１０を介して同期
信号ａに同期して、信号ｉのように出力される。上記信
号ｉの動作時に、ＲＡＭデータバス４に、書き込むデー
タを、信号ｊのように、同期信号すに同期して、転送す
れば、制御１ｉ１１１を介して、ＲＡＭ６に送られ、書
き込みが行われる。
発明が解決しようとする課題
しかしなから上記従来の構成では、ＲＯＭデータとＲＡ
Ｍデータが明確に分離され、ＲＯＭ領域内のデータは、
プログラムとして利用され、ＲＡＭデータバスには上記
ＲＯＭデータを直接転送はできず、かつ、ＲＡＭ記憶領
域のデータも上記ＲＯＭデータと同様に、ＲＯＭデータ
として、ＲＯＭデータバスに転送することができないた
め、ＲＡＭ記憶領域には、プログラムを記憶させること
ができないという問題点を有していた。
Ｍデータが明確に分離され、ＲＯＭ領域内のデータは、
プログラムとして利用され、ＲＡＭデータバスには上記
ＲＯＭデータを直接転送はできず、かつ、ＲＡＭ記憶領
域のデータも上記ＲＯＭデータと同様に、ＲＯＭデータ
として、ＲＯＭデータバスに転送することができないた
め、ＲＡＭ記憶領域には、プログラムを記憶させること
ができないという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、ＲＡＭ
領域内のデータアクセス時にも、ＲＯＭデータバスにＲ
ＡＭデータの転送が可能であり、ＲＯＭ領域内のデータ
アクセス時にもＲＡＭデータバスにＲＯＭデータの転送
が可能とし、データの用途に柔軟性と汎用性を持たせた
マイクロコンピュータの提供を目的とする。
領域内のデータアクセス時にも、ＲＯＭデータバスにＲ
ＡＭデータの転送が可能であり、ＲＯＭ領域内のデータ
アクセス時にもＲＡＭデータバスにＲＯＭデータの転送
が可能とし、データの用途に柔軟性と汎用性を持たせた
マイクロコンピュータの提供を目的とする。
課題を解決するための手段
この目的を達するために、本発明のマイクロコンピュー
タは、ＲＯＭおよびＲＡＭ内データについて、一つのア
ドレスに対し、一つのデータの割り当てを行い、同一の
アドレスがＲＯＭ、ＲＡＭ空間を通じて存在しないよう
にし、かつ、上記アドレス情報によりＲＯＭまたはＲＡ
Ｍアドレス空間のどちらであるかという、第１の判定を
行い、かつ、ＲＯＭアドレスバスまたは、ＲＡＭアドレ
スバスのどちらから、上記アドレス情報が送られてきた
かという第２の判定が行える第１の制御回路を設け、上
記第１の制御回路は、第２の制御回路へ、上記第１およ
び上記第２の判定結果を転送し、第２の制御回路は、上
記第１、および上記第２の判定結果に基づいて上記アド
レス情報に対応するデータを上記ＲＯＭアドレスバスか
ら、アドレス情報が送られてきた場合には、ＲＯＭデー
タバスに、ＲＯＭデータとして意味づけられる同期信号
に同期して転送が可能であり、また、上記ＲＡＭアドレ
スバスからアドレス情報が送られてきたときは、ＲＡＭ
データとして、ＲＡＭデータバスにＲＡＭデータとして
意味づけられる同期信号に同期して転送が可能であると
いう構成を有している。
タは、ＲＯＭおよびＲＡＭ内データについて、一つのア
ドレスに対し、一つのデータの割り当てを行い、同一の
アドレスがＲＯＭ、ＲＡＭ空間を通じて存在しないよう
にし、かつ、上記アドレス情報によりＲＯＭまたはＲＡ
Ｍアドレス空間のどちらであるかという、第１の判定を
行い、かつ、ＲＯＭアドレスバスまたは、ＲＡＭアドレ
スバスのどちらから、上記アドレス情報が送られてきた
かという第２の判定が行える第１の制御回路を設け、上
記第１の制御回路は、第２の制御回路へ、上記第１およ
び上記第２の判定結果を転送し、第２の制御回路は、上
記第１、および上記第２の判定結果に基づいて上記アド
レス情報に対応するデータを上記ＲＯＭアドレスバスか
ら、アドレス情報が送られてきた場合には、ＲＯＭデー
タバスに、ＲＯＭデータとして意味づけられる同期信号
に同期して転送が可能であり、また、上記ＲＡＭアドレ
スバスからアドレス情報が送られてきたときは、ＲＡＭ
データとして、ＲＡＭデータバスにＲＡＭデータとして
意味づけられる同期信号に同期して転送が可能であると
いう構成を有している。
作用
この構成により、ＲＡＭおよびＲＯＭ内のデータを区別
な（扱うことが可能であるので、ＲＡＭ内データをＲＯ
Ｍ内のプログラムと同じように解読実行が行えると共に
、ＲＯＭ内データも、従来技術のＲＡＭデータと同様に
読み出し参照することができる。
な（扱うことが可能であるので、ＲＡＭ内データをＲＯ
Ｍ内のプログラムと同じように解読実行が行えると共に
、ＲＯＭ内データも、従来技術のＲＡＭデータと同様に
読み出し参照することができる。
実施例
以下に本発明の実施例について、図面を参照しなから説
明する。
明する。
第１図、第２図は、本発明実施例のマイクロコンピュー
タのメモリ回路を示すものであり、第３図は、上記コン
ピュータのメモリのアドレス空間を示す概念図である。
タのメモリ回路を示すものであり、第３図は、上記コン
ピュータのメモリのアドレス空間を示す概念図である。
第１図、第２図において、１はＲＯＭアドレスバス、２
はＲＯＭデータバス、３はＲＡＭアドレスバス、４はＲ
ＡＭデータバス、５はＲＯＭ、６はＲＡＭである。７は
命令デコーダ、３０はアドレス情報を第２の制御回路４
０に転送すると共に、ＲＯＭアドレスバス１、または、
ＲＡＭアドレスバス３のどちらから転送されてきたかを
判定する第１の制御回路、４０はアドレス情報をＲＯＭ
５、ＲＡＭ６に転送すると共に、読み出されたデータを
ＲＯＭデータバス２．ＲＡＭデータバス４のどちらかに
転送する制御回路、５１はＲＯＭアドレス情報を制御回
路３０に転送する制御線、５２はＲＡＭアドレス情報を
制御回路３０に転送する制御線、５３はアドレス情報を
制御回路４０に転送する制御線、５４は制御回路３０が
判定した結果を、制御回路４０に転送する制御線、５５
は制御回路４０からのアドレス情報をＲＡＭ６に転送す
る制御線、５６はＲＡＭデータをＲＡＭと制御回路４０
との間で転送させる制御線、５７はＲＯＭ５にアドレス
情報を転送する制御線、５８はＲＯＭ５のデータを制御
回路４０に転送する制御線、５９はＲＡＭデータバス４
と制御回路４０を接続する制御線、６０はＲＯＭデータ
バス２と制御回路４０を接続させる制御線である。
はＲＯＭデータバス、３はＲＡＭアドレスバス、４はＲ
ＡＭデータバス、５はＲＯＭ、６はＲＡＭである。７は
命令デコーダ、３０はアドレス情報を第２の制御回路４
０に転送すると共に、ＲＯＭアドレスバス１、または、
ＲＡＭアドレスバス３のどちらから転送されてきたかを
判定する第１の制御回路、４０はアドレス情報をＲＯＭ
５、ＲＡＭ６に転送すると共に、読み出されたデータを
ＲＯＭデータバス２．ＲＡＭデータバス４のどちらかに
転送する制御回路、５１はＲＯＭアドレス情報を制御回
路３０に転送する制御線、５２はＲＡＭアドレス情報を
制御回路３０に転送する制御線、５３はアドレス情報を
制御回路４０に転送する制御線、５４は制御回路３０が
判定した結果を、制御回路４０に転送する制御線、５５
は制御回路４０からのアドレス情報をＲＡＭ６に転送す
る制御線、５６はＲＡＭデータをＲＡＭと制御回路４０
との間で転送させる制御線、５７はＲＯＭ５にアドレス
情報を転送する制御線、５８はＲＯＭ５のデータを制御
回路４０に転送する制御線、５９はＲＡＭデータバス４
と制御回路４０を接続する制御線、６０はＲＯＭデータ
バス２と制御回路４０を接続させる制御線である。
４０１はアドレス情報または、読み出したデータの転送
するタイミングを変更する制御回路、４０２はアドレス
情報を、−時記憶すると共に、制御回路４０１の制御信
号により、ＲＯＭ５、またはＲＡ Ｍ ６ ニ転送する
回路、４０３はＲＯＭ５またはＲＡＭ６の読み出したデ
ータ、および、ＲＡＭ６に書き込むデータを一時記憶す
ると共に、ｉ！Ｊ御回路４０１の制御信号により、ＲＯ
Ｍデータバス２、ＲＡＭデータバス４に、上記データを
転送する回路である。
するタイミングを変更する制御回路、４０２はアドレス
情報を、−時記憶すると共に、制御回路４０１の制御信
号により、ＲＯＭ５、またはＲＡ Ｍ ６ ニ転送する
回路、４０３はＲＯＭ５またはＲＡＭ６の読み出したデ
ータ、および、ＲＡＭ６に書き込むデータを一時記憶す
ると共に、ｉ！Ｊ御回路４０１の制御信号により、ＲＯ
Ｍデータバス２、ＲＡＭデータバス４に、上記データを
転送する回路である。
第３図において、５０１はＲＯＭのアドレス空間、５０
２は従来技術のＲＯＭデータが記憶できるＲＡＭ空間、
５０３は従来技術のＲＡＭとして扱える空間である。
２は従来技術のＲＯＭデータが記憶できるＲＡＭ空間、
５０３は従来技術のＲＡＭとして扱える空間である。
つぎに、本実施例のマイクロコンピュータについて、そ
の動作を説明する。
の動作を説明する。
まず、ＲＯＭ５内のデータを読み出すまでの過程を示す
。
。
アドレス情報がＲＯＭアドレスバス１を介して転送され
てきた場合は、上記アドレス情報が制御線５１を介して
、制御回路３０へ、従来技術の第５図でのｅのように、
同期信号Ｃに同期して転送される。制御回路３０は、ア
ドレス情報を制御線５３を介して制御回路４０２に転送
すると共に、上記アドレス情報か、第３図の通り、５０
１に示す空間であることを判定し、上記判定結果を制御
線５４を介し、制御回路４０１へ転送する。制御回路４
０１は、制御回路４０２のアドレス情報を制御線５７を
介して、そのままＲＯＭ５に通過転送する。上記アドレ
ス情報に対応するＲＯＭデータは、第５図、同期信号す
に同期して、制御線５８を介して、制御回路４０３に転
送される。制御回路４０１は制御回路４０３のＲＯＭデ
ータを制御線６０を介して、ＲＯＭデータバス２に通過
転送させ、第５図の信号ｆのように転送される。
てきた場合は、上記アドレス情報が制御線５１を介して
、制御回路３０へ、従来技術の第５図でのｅのように、
同期信号Ｃに同期して転送される。制御回路３０は、ア
ドレス情報を制御線５３を介して制御回路４０２に転送
すると共に、上記アドレス情報か、第３図の通り、５０
１に示す空間であることを判定し、上記判定結果を制御
線５４を介し、制御回路４０１へ転送する。制御回路４
０１は、制御回路４０２のアドレス情報を制御線５７を
介して、そのままＲＯＭ５に通過転送する。上記アドレ
ス情報に対応するＲＯＭデータは、第５図、同期信号す
に同期して、制御線５８を介して、制御回路４０３に転
送される。制御回路４０１は制御回路４０３のＲＯＭデ
ータを制御線６０を介して、ＲＯＭデータバス２に通過
転送させ、第５図の信号ｆのように転送される。
上記ＲＯＭデータは、制御線６１を介して、命令デコー
ダ７に転送された後、解読され実行される。
ダ７に転送された後、解読され実行される。
また、上記アドレス情報か、ＲＡＭアドレスバス３を介
して、転送されてきた場合は、上記アドレス情報が制御
線５２を介して、制御回路３０へ、第５図の信号ｇのよ
うに同期信号ａに同期して転送される。制御回路３０は
、上記アドレス情報を制御＃１５３を介して、制御回路
４０２に転送すると共に、上記アドレス情報か、第３図
５０１に示す空間であることを判定し、上記判定結果を
制御線５４を介して、制御回路４０１へ転送する。制御
回路４０２は、転送された上記アドレス情報を一時記憶
すると共に、制御回路４０１は、第５図における同期信
号Ｃに同期して、制御回路４０２のデータを制御線５７
を介して、ＲＯＭ５に転送する。上記アドレス情報に対
応するＲＯＭデータは、第５図の同期信号すに同期して
制御線５８を介して、制御回路４０３に転送される。制
御回路４０３は、上記ＲＯＭデータを一時記憶すると共
に、制御回路４０１は、第５図の同期信号ｄに同期して
、制御回路４０３の上記ＲＯＭデータを制御線５９を介
して、ＲＡＭデータバス４に転送する。
して、転送されてきた場合は、上記アドレス情報が制御
線５２を介して、制御回路３０へ、第５図の信号ｇのよ
うに同期信号ａに同期して転送される。制御回路３０は
、上記アドレス情報を制御＃１５３を介して、制御回路
４０２に転送すると共に、上記アドレス情報か、第３図
５０１に示す空間であることを判定し、上記判定結果を
制御線５４を介して、制御回路４０１へ転送する。制御
回路４０２は、転送された上記アドレス情報を一時記憶
すると共に、制御回路４０１は、第５図における同期信
号Ｃに同期して、制御回路４０２のデータを制御線５７
を介して、ＲＯＭ５に転送する。上記アドレス情報に対
応するＲＯＭデータは、第５図の同期信号すに同期して
制御線５８を介して、制御回路４０３に転送される。制
御回路４０３は、上記ＲＯＭデータを一時記憶すると共
に、制御回路４０１は、第５図の同期信号ｄに同期して
、制御回路４０３の上記ＲＯＭデータを制御線５９を介
して、ＲＡＭデータバス４に転送する。
次に、ＲＡＭ６内のデータを読み出すまでの過程を示す
。
。
アドレス情報か、ＲＡＭアドレス３を介して転送されて
きた場合は、上記アドレス情報が制御線５２を介して制
御回路３０へ、第５図、同期信号ａに同期して、ｇのよ
うに転送される。制御回路３０は、上記アドレス情報を
制御線５３を介して、制御回路４０２に転送すると共に
、上記アドレス情報か、第３図５０２．５０３に示すＲ
ＡＭ空間であることを判定し、上記判定結果を制御線５
４を介して制御回路４０１に転送する。制御回路４０１
は、制御回路４０２の上記アドレス情報を制御線５５を
介して、ＲＡＭ６に通過転送する。上記アドレス情報に
対応するＲＡＭデータは、第５図の同期信号ｄに同期し
て、制御線５６を介して、制御回路４０３に転送される
。制御回路４０１は、制御回路４０３の上記ＲＡＭデー
タを制御線６０を介して、ＲＡＭデータバス４に通過転
送させ、第５図の信号りのように転送される。
きた場合は、上記アドレス情報が制御線５２を介して制
御回路３０へ、第５図、同期信号ａに同期して、ｇのよ
うに転送される。制御回路３０は、上記アドレス情報を
制御線５３を介して、制御回路４０２に転送すると共に
、上記アドレス情報か、第３図５０２．５０３に示すＲ
ＡＭ空間であることを判定し、上記判定結果を制御線５
４を介して制御回路４０１に転送する。制御回路４０１
は、制御回路４０２の上記アドレス情報を制御線５５を
介して、ＲＡＭ６に通過転送する。上記アドレス情報に
対応するＲＡＭデータは、第５図の同期信号ｄに同期し
て、制御線５６を介して、制御回路４０３に転送される
。制御回路４０１は、制御回路４０３の上記ＲＡＭデー
タを制御線６０を介して、ＲＡＭデータバス４に通過転
送させ、第５図の信号りのように転送される。
また、上記アドレス情報か、ＲＯＭアドレスバス１を介
して転送されてきた場合は、上記アドレス情報か、制御
線５１を介して制御回路３０へ、第５図、同期信号Ｃに
同期して信号ｅのように転送される。制御回路３０は、
上記アドレス情報を、制御線５３を介して、制御回路４
０２に転送すると共に、上記アドレス情報か、第３図５
０２に示すＲＯＭデータとして記憶可能であるＲＡＭ領
域ということを判定し、制御回路４０２に転送する。制
御回路４０２は、上記アドレス情報を一時記憶すると共
に、制御回路４０１は、第５図における同期信号ａに同
期させて、ＲＡＭ６に、制御回路４０２のデータを制御
線５５を介して転送する。上記アドレス情報に対するＲ
ＡＭデータは、第５図の同期信号ｄに同期して、ＲＡＭ
６より制御線５６を介して制御回路４０３に転送される
。制御回路４０３は、上記ＲＡＭデータを一時記憶する
と共に、制御回路４０１は、第５図の同期信号すに同期
して、制御回路４０３のデータを制御線６０を介して、
ＲＯＭデータバス２に、第５図のｆのように転送される
。そして、制御線６１、および命令デコーダ７を介して
解読実行される。
して転送されてきた場合は、上記アドレス情報か、制御
線５１を介して制御回路３０へ、第５図、同期信号Ｃに
同期して信号ｅのように転送される。制御回路３０は、
上記アドレス情報を、制御線５３を介して、制御回路４
０２に転送すると共に、上記アドレス情報か、第３図５
０２に示すＲＯＭデータとして記憶可能であるＲＡＭ領
域ということを判定し、制御回路４０２に転送する。制
御回路４０２は、上記アドレス情報を一時記憶すると共
に、制御回路４０１は、第５図における同期信号ａに同
期させて、ＲＡＭ６に、制御回路４０２のデータを制御
線５５を介して転送する。上記アドレス情報に対するＲ
ＡＭデータは、第５図の同期信号ｄに同期して、ＲＡＭ
６より制御線５６を介して制御回路４０３に転送される
。制御回路４０３は、上記ＲＡＭデータを一時記憶する
と共に、制御回路４０１は、第５図の同期信号すに同期
して、制御回路４０３のデータを制御線６０を介して、
ＲＯＭデータバス２に、第５図のｆのように転送される
。そして、制御線６１、および命令デコーダ７を介して
解読実行される。
ＲＡＭ６にデータが書き込まれるまでの過程を示す。
アドレス情報か、ＲＡＭアドレスバス３、および、制御
線５２を介して制御回路３０に第５図の同期信号ａに同
期して転送される。制御回路３０は、上記アドレス情報
を、制御線５３を介して制御回路４０２に転送すると共
に、上記アドレス情報か、第３図５０２．５０３に示す
ＲＡＭ空間であることを判定し、上記判定結果を制御線
５４を介して制御回路４０１に転送する。制御回路４０
１は、上記アドレス情報である制御回路４０２のデータ
を制御線５５を介して、ＲＡＭ６へ通過転送させる。Ｒ
ＡＭ６に書き込まれるデータは、ＲＡＭデータバス４お
よび、制御線５９を介して、第５図の同期信号すに同期
して、制御回路４０３へ、第５図ｊのように転送される
。制御回路４０１は、制御回路４０３のデータを制御線
５６を介して、ＲＡＭ６に転送され、書き込みが行われ
る。
線５２を介して制御回路３０に第５図の同期信号ａに同
期して転送される。制御回路３０は、上記アドレス情報
を、制御線５３を介して制御回路４０２に転送すると共
に、上記アドレス情報か、第３図５０２．５０３に示す
ＲＡＭ空間であることを判定し、上記判定結果を制御線
５４を介して制御回路４０１に転送する。制御回路４０
１は、上記アドレス情報である制御回路４０２のデータ
を制御線５５を介して、ＲＡＭ６へ通過転送させる。Ｒ
ＡＭ６に書き込まれるデータは、ＲＡＭデータバス４お
よび、制御線５９を介して、第５図の同期信号すに同期
して、制御回路４０３へ、第５図ｊのように転送される
。制御回路４０１は、制御回路４０３のデータを制御線
５６を介して、ＲＡＭ６に転送され、書き込みが行われ
る。
以上のように本実施例によれば、ＲＡＭ内のデータを従
来技術のＲＯＭデータにも、あるいは、ＲＯＭ内データ
も従来技術のＲＡＭデータとして読み出せるようにした
ことにより、ＲＡＭ内にも、プログラムデータ、ＲＯＭ
内にも参照用データの記憶が行え、コンピュータとして
の柔軟性や、機能を増大させることができる。
来技術のＲＯＭデータにも、あるいは、ＲＯＭ内データ
も従来技術のＲＡＭデータとして読み出せるようにした
ことにより、ＲＡＭ内にも、プログラムデータ、ＲＯＭ
内にも参照用データの記憶が行え、コンピュータとして
の柔軟性や、機能を増大させることができる。
なお、本実施例では、第５図における同期信号は、４相
としたか、３相、２相でもかまわず、また、ＲＯＭアド
レスバス、ＲＡＭアドレスバスにアドレス情報が転送さ
れるタイミング、あるいは、アドレス情報に対応するデ
ータが転送されるタイミングは、従来例に示す様式でな
くてもかまわず、ＲＯＭ内データがＲＡＭデータとして
意味づけられる同期信号に同期して、ＲＡＭデータバス
へ、または、ＲＡＭ内データか、ＲＯＭデータバスへＲ
ＯＭデータとして意味づけられる同期して転送されるの
であるならば、どのような、タイミングに転送されても
なんらさしつかえない。
としたか、３相、２相でもかまわず、また、ＲＯＭアド
レスバス、ＲＡＭアドレスバスにアドレス情報が転送さ
れるタイミング、あるいは、アドレス情報に対応するデ
ータが転送されるタイミングは、従来例に示す様式でな
くてもかまわず、ＲＯＭ内データがＲＡＭデータとして
意味づけられる同期信号に同期して、ＲＡＭデータバス
へ、または、ＲＡＭ内データか、ＲＯＭデータバスへＲ
ＯＭデータとして意味づけられる同期して転送されるの
であるならば、どのような、タイミングに転送されても
なんらさしつかえない。
発明の効果
以上のように、本発明によれば、ＲＡＭ内データをＲＯ
Ｍデータバスへ、ＲＯＭ内データをＲＡＭデータバスへ
転送できる機構を設けたことにより、ＲＡＭ内データを
従来技術のＲＯＭデータ、すなわちプログラムとして実
行が行え、かつ、上記プログラムの編集、修正、追加等
が簡単に行え、また、ＲＯＭ内にも、参照用データを記
憶することができる優れたマイクロコンピュータが実現
可能である。
Ｍデータバスへ、ＲＯＭ内データをＲＡＭデータバスへ
転送できる機構を設けたことにより、ＲＡＭ内データを
従来技術のＲＯＭデータ、すなわちプログラムとして実
行が行え、かつ、上記プログラムの編集、修正、追加等
が簡単に行え、また、ＲＯＭ内にも、参照用データを記
憶することができる優れたマイクロコンピュータが実現
可能である。
ピユータのメモリ構成図、第３図はアドレス空間配置図
、第４図は従来技術のメモリ構成図、第５図はＲＡＭお
よびＲＯＭ内データの読み込み、書き出しのタイミング
チャートである。
、第４図は従来技術のメモリ構成図、第５図はＲＡＭお
よびＲＯＭ内データの読み込み、書き出しのタイミング
チャートである。
１・・・・・・ＲＯＭアドレスバス、２・・・・・・Ｒ
ＯＭデータバス、３・・・・・・ＲＡＭアドレスバス、
４・・・・・・ＲＡＭデータバス、５・・・・・・ＲＯ
Ｍ、６・・・・・・ＲＡＭ、？・・・・・・命令デコー
ダ、３０．４０・・・・・・制御回路、８゜９、 １０
，１１． １２，５１．５２．５３，５４゜５５．５６
，５７．５８，５９，６０．６１・・・・・・制御線、
４０２．４０３・・・・・・−時記憶できる制御回路、
４０１・・・・・・４０２，４０３を制御する制御回路
、５０１・・・・・・ＲＯＭアドレス空間、５０２・・
・・・・従来技術のＲＯＭデータを記憶できるＲＡＭア
ドレス空間、５０３・・・・・・従来技術と同じ用途の
ＲＡＭアドレス空間。
ＯＭデータバス、３・・・・・・ＲＡＭアドレスバス、
４・・・・・・ＲＡＭデータバス、５・・・・・・ＲＯ
Ｍ、６・・・・・・ＲＡＭ、？・・・・・・命令デコー
ダ、３０．４０・・・・・・制御回路、８゜９、 １０
，１１． １２，５１．５２．５３，５４゜５５．５６
，５７．５８，５９，６０．６１・・・・・・制御線、
４０２．４０３・・・・・・−時記憶できる制御回路、
４０１・・・・・・４０２，４０３を制御する制御回路
、５０１・・・・・・ＲＯＭアドレス空間、５０２・・
・・・・従来技術のＲＯＭデータを記憶できるＲＡＭア
ドレス空間、５０３・・・・・・従来技術と同じ用途の
ＲＡＭアドレス空間。
代理人の氏名 弁理士 粟野重孝 ほか１名Ｃ’）Ｉｓ
（／’ｌ怖
図
ぐｑ
Ｑ
ａ〕
寸
Claims (3)
- （１）プログラムデータの記憶領域とプログラム実行時
の作業領域及び変数領域等のデータ領域とに分離され、
かつ、命令語長とデータ語長が等しく、命令とデータの
アクセスが同一時間に並行して行え、上記プログラムデ
ータの記憶領域の一部分をＲＯＭで構成し、かつ、上記
プログラムデータの記憶領域のＲＯＭ部分を除く残り部
分とデータ領域とをＲＡＭで構成し、上記ＲＡＭに記憶
したデータをプログラムデータとして実行可能としたこ
とを特徴とするマイクロコンピュータ。 - （２）ＲＡＭには、ＲＡＭアドレスバス、ＲＡＭデータ
バスが接続され、また、ＲＯＭには、ＲＯＭアドレスバ
ス、ＲＯＭデータバスが接続され、かつ、上記ＲＡＭへ
のアクセスは、上記ＲＡＭアドレスバスまたは上記ＲＯ
Ｍアドレスバスを介してアドレス情報を転送することに
より可能であり、上記ＲＯＭには、上記ＲＡＭアドレス
バスまたは、上記ＲＯＭアドレスバスを介してアドレス
情報を転送することにより可能であると同時に、ＲＯＭ
アドレス空間、およびＲＡＭアドレス空間内に記憶され
たデータについては、一つのアドレスに対し、単一のデ
ータの割り当てが行われ、これにより、上記ＲＡＭアド
レスバス、または上記ＲＯＭアドレスバスから転送され
るアドレス情報に基づき、上記ＲＯＭまたは、プログラ
ムが記憶された上記ＲＡＭ、または、データ記憶領域の
上記ＲＡＭかの判定が可能な回路を有することにより上
記三つの領域にアクセスが可能であることを特徴とする
マイクロコンピュータ。 - （３）ＲＡＭアドレスバスおよび、ＲＯＭアドレスバス
を介して、ＲＯＭアドレス空間内のデータのアクセスを
行なうとき、上記ＲＯＭアドレスバスまたは、上記ＲＡ
Ｍアドレスバスのアドレス情報が、上記ＲＯＭアドレス
空間内か、上記ＲＡＭアドレス空間内かを判定する第１
の制御回路を有し、上記第１の制御回路の判定に基づき
、上記アドレス情報が上記ＲＯＭアドレスバスを介して
転送されてきたときは、ＲＯＭデータバスに、ＲＯＭデ
ータであるということを意味づける同期信号に同期させ
て転送され、または、上記アドレス情報が上記ＲＡＭア
ドレスバスを介して転送されてきたときは、ＲＡＭデー
タバスに、ＲＡＭデータであることを意味づける同期信
号に同期させて、転送が可能な第２の制御回路を有し、
かつ、上記ＲＡＭアドレス空間内のデータのアクセスを
行うとき、アドレス情報が上記ＲＯＭアドレスバスを介
して転送されれば、上記第１の制御回路の判定に基づき
、上記第２の制御回路から、上記アドレス情報に対応す
るＲＡＭデータが、上記ＲＯＭデータバスにＲＯＭデー
タとして意味づけられる同期信号に同期させられて転送
され、また、上記アドレス情報が、上記ＲＡＭアドレス
バスを介して転送されてきたときは、上記第１の制御回
路の判定に基づき、上記第２の判御回路から、上記アド
レス情報に対応するＲＡＭデータが、上記ＲＡＭデータ
バスに、ＲＡＭデータとして意味づけられる同期信号に
同期させられて転送され、および上記ＲＯＭデータバス
に転送されたデータは、プログラムとして解読できる命
令デコーダを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002407A JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002407A JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183331A true JPH02183331A (ja) | 1990-07-17 |
| JPH0827714B2 JPH0827714B2 (ja) | 1996-03-21 |
Family
ID=11528392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002407A Expired - Lifetime JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827714B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS59117651A (ja) * | 1982-12-24 | 1984-07-07 | Matsushita Electric Ind Co Ltd | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
| JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
| JPS6375852A (ja) * | 1986-09-18 | 1988-04-06 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
-
1989
- 1989-01-09 JP JP1002407A patent/JPH0827714B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS59117651A (ja) * | 1982-12-24 | 1984-07-07 | Matsushita Electric Ind Co Ltd | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
| JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
| JPS6375852A (ja) * | 1986-09-18 | 1988-04-06 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827714B2 (ja) | 1996-03-21 |
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