JPH0827714B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0827714B2 JPH0827714B2 JP1002407A JP240789A JPH0827714B2 JP H0827714 B2 JPH0827714 B2 JP H0827714B2 JP 1002407 A JP1002407 A JP 1002407A JP 240789 A JP240789 A JP 240789A JP H0827714 B2 JPH0827714 B2 JP H0827714B2
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- JP
- Japan
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- data
- ram
- rom
- control circuit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、プログラム実行時の作業領域、および変数
領域等のデータ領域に記憶されているRAMデータを、プ
ログラムとして実行可能であり、かつROM内に記憶され
ているデータは、プログラムだけではなく、変数等のデ
ータとしても扱うことが可能なマイクロコンピュータに
関するものである。
領域等のデータ領域に記憶されているRAMデータを、プ
ログラムとして実行可能であり、かつROM内に記憶され
ているデータは、プログラムだけではなく、変数等のデ
ータとしても扱うことが可能なマイクロコンピュータに
関するものである。
従来の技術 従来より、マイクロコンピュータは、ROM内のプログ
ラムデータにより制御が行われていた。
ラムデータにより制御が行われていた。
以下に、従来のワンチップマイクロコンピュータのメ
モリ回路の動作について説明する。
モリ回路の動作について説明する。
第４図は、従来のワンチップマイクロコンピュータの
メモリ配置である。第４図において、１はROMアドレス
バス、２はROMデータバス、３はRAMアドレスバス、４は
RAMデータバス、５はROM、６はRAM、７は命令デコー
ダ、８はROMアドレスバス１の情報をROM5に転送する制
御線、９はROM5のデータをROMデータバス２に転送する
制御線、10はRAMアドレスバス３の情報をRAM6に転送す
る制御線、11はRAM6のデータをRAMデータバス４に転送
する制御線である。
メモリ配置である。第４図において、１はROMアドレス
バス、２はROMデータバス、３はRAMアドレスバス、４は
RAMデータバス、５はROM、６はRAM、７は命令デコー
ダ、８はROMアドレスバス１の情報をROM5に転送する制
御線、９はROM5のデータをROMデータバス２に転送する
制御線、10はRAMアドレスバス３の情報をRAM6に転送す
る制御線、11はRAM6のデータをRAMデータバス４に転送
する制御線である。
第５図は、従来の技術によるROM5,RAM6への読み出
し、書き込みのタイミング図である。
し、書き込みのタイミング図である。
第５図において、a,b,c,dは、読み出し書き込みの基
準となる各同期信号である。まずROM5内のプログラムの
読み出しが行われ、実行されるまでの過程を示す。ROM5
内のデータを読み出すためのアドレス情報が、ROMアド
レスバス１および制御線８を介して、同期信号ｃに同期
して、信号ｅのように出力される。上記信号ｅの動作時
に、ROMデータバス２に上記アドレス情報に対応するROM
5のデータが、信号ｆのように同期信号ｂに同期して、
制御線９および、ROMデータバス２、制御線12を介して
命令デコーダ７に転送され、解読後、実行される。
準となる各同期信号である。まずROM5内のプログラムの
読み出しが行われ、実行されるまでの過程を示す。ROM5
内のデータを読み出すためのアドレス情報が、ROMアド
レスバス１および制御線８を介して、同期信号ｃに同期
して、信号ｅのように出力される。上記信号ｅの動作時
に、ROMデータバス２に上記アドレス情報に対応するROM
5のデータが、信号ｆのように同期信号ｂに同期して、
制御線９および、ROMデータバス２、制御線12を介して
命令デコーダ７に転送され、解読後、実行される。
次に、RAM6のデータが読み出されるまでの過程を示
す。RAM6を読み出すためのアドレス情報が、RAMアドレ
スバス３、制御線10を介して、同期信号ａに同期して、
信号ｇのように出力される。上記信号ｇの動作時にRAM
データバス４に、上記アドレス情報に対応するRAM6のデ
ータが、信号ｈのように同期信号ｄに同期して、制御線
11、およびRAMデータバス４を介して転送される。
す。RAM6を読み出すためのアドレス情報が、RAMアドレ
スバス３、制御線10を介して、同期信号ａに同期して、
信号ｇのように出力される。上記信号ｇの動作時にRAM
データバス４に、上記アドレス情報に対応するRAM6のデ
ータが、信号ｈのように同期信号ｄに同期して、制御線
11、およびRAMデータバス４を介して転送される。
さらに、RAM6に、データが書き込まれるまでの過程を
示す。RAM6にデータを書き込むためのアドレス情報が、
RAMアドレスバス３、制御線10を介して同期信号ａに同
期して、信号ｉのように出力される。上記信号ｉの動作
時に、RAMデータバス４に、書き込むデータを、信号ｊ
のように、同期信号ｂに同期して、転送すれば、制御線
11を介して、RAM6に送られ、書き込みが行われる。
示す。RAM6にデータを書き込むためのアドレス情報が、
RAMアドレスバス３、制御線10を介して同期信号ａに同
期して、信号ｉのように出力される。上記信号ｉの動作
時に、RAMデータバス４に、書き込むデータを、信号ｊ
のように、同期信号ｂに同期して、転送すれば、制御線
11を介して、RAM6に送られ、書き込みが行われる。
発明が解決しようとする課題 しかしながら上記従来の構成では、ROMデータとRAMデ
ータが明確に分離され、ROM領域内のデータは、プログ
ラムとして利用され、RAMデータバスには上記ROMデータ
を直接転送はできず、かつ、RAM記憶領域のデータも上
記ROMデータと同様に、ROMデータとして、ROMデータバ
スに転送することができないため、RAM記憶領域には、
プログラムを記憶させることができないという問題点を
有していた。
ータが明確に分離され、ROM領域内のデータは、プログ
ラムとして利用され、RAMデータバスには上記ROMデータ
を直接転送はできず、かつ、RAM記憶領域のデータも上
記ROMデータと同様に、ROMデータとして、ROMデータバ
スに転送することができないため、RAM記憶領域には、
プログラムを記憶させることができないという問題点を
有していた。
本発明は、上記従来の問題点を解決するもので、RAM
領域内のデータアクセス時にも、ROMデータバスにRAMデ
ータの転送が可能であり、ROM領域内のデータアクセス
時にもRAMデータバスにROMデータの転送が可能とし、デ
ータの用途に柔軟性と汎用性を持たせたマイクロコンピ
ュータの提供を目的とする。
領域内のデータアクセス時にも、ROMデータバスにRAMデ
ータの転送が可能であり、ROM領域内のデータアクセス
時にもRAMデータバスにROMデータの転送が可能とし、デ
ータの用途に柔軟性と汎用性を持たせたマイクロコンピ
ュータの提供を目的とする。
課題を解決するための手段 この目的を達するために、本発明のマイクロコンピュ
ータは、ROMおよびRAM内データについて、一つのアドレ
スに対し、一つのデータの割り当てを行い、同一のアド
レスがROM,RAM空間を通じて存在しないようにし、か
つ、上記アドレス情報によりROMまたはRAMアドレス空間
のどちらであるかという、第１の判定を行い、かつ、RO
Mアドレスバスまたは、RAMアドレスバスのどちらから、
上記アドレス情報が送られてきたかという第２の判定が
行える第１の制御回路を設け、上記第１の制御回路は、
第２の制御回路へ、上記第１および上記第２の判定結果
を転送し、第２の制御回路は、上記第１、および上記第
２の判定結果に基づいて上記アドレス情報に対応するデ
ータを上記ROMアドレスバスから、アドレス情報が送ら
れてきた場合には、ROMデータバスに、ROMデータとして
意味づけられる同期信号に同期して転送され、また、上
記RAMアドレスバスからアドレス情報が送られてきたと
きは、RAMデータとして、RAMデータバスにRAMデータと
して意味づけられる同期信号に同期して転送される構成
を有している。
ータは、ROMおよびRAM内データについて、一つのアドレ
スに対し、一つのデータの割り当てを行い、同一のアド
レスがROM,RAM空間を通じて存在しないようにし、か
つ、上記アドレス情報によりROMまたはRAMアドレス空間
のどちらであるかという、第１の判定を行い、かつ、RO
Mアドレスバスまたは、RAMアドレスバスのどちらから、
上記アドレス情報が送られてきたかという第２の判定が
行える第１の制御回路を設け、上記第１の制御回路は、
第２の制御回路へ、上記第１および上記第２の判定結果
を転送し、第２の制御回路は、上記第１、および上記第
２の判定結果に基づいて上記アドレス情報に対応するデ
ータを上記ROMアドレスバスから、アドレス情報が送ら
れてきた場合には、ROMデータバスに、ROMデータとして
意味づけられる同期信号に同期して転送され、また、上
記RAMアドレスバスからアドレス情報が送られてきたと
きは、RAMデータとして、RAMデータバスにRAMデータと
して意味づけられる同期信号に同期して転送される構成
を有している。
作用 この構成により、RAMおよびROM内のデータを区別なく
扱うことが可能であるので、RAM内データをROM内のプロ
グラムと同じように解読実行が行えると共に、ROM内デ
ータも、従来技術のRAMデータと同様に読み出し参照す
ることができる。
扱うことが可能であるので、RAM内データをROM内のプロ
グラムと同じように解読実行が行えると共に、ROM内デ
ータも、従来技術のRAMデータと同様に読み出し参照す
ることができる。
実施例 以下に本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図、第２図は、本発明実施例のマイクロコンピュ
ータのメモリ回路を示すものであり、第３図は、上記コ
ンピュータのメモリのアドレス空間を示す概念図であ
る。
ータのメモリ回路を示すものであり、第３図は、上記コ
ンピュータのメモリのアドレス空間を示す概念図であ
る。
第１図、第２図において、１はROMアドレスバス、２
はROMデータバス、３はRAMアドレスバス、４はRAMデー
タバス、５はROM,6はRAMである。７は命令デコーダ、30
はアドレス情報を第２の制御回路40に転送すると共に、
ROMアドレスバス１、または、RAMアドレスバス３のどち
らから転送されてきたかを判定する第１の制御回路、40
は第１の制御回路からのアドレス情報をROM5,RAM6に転
送すると共に、読み出されたデータをROMデータバス2,R
AMデータバス４のどちらかに転送する第２の制御回路、
51はROMアドレス情報を第１の制御回路30に転送する制
御線、52はRAMアドレス情報を第１の制御回路30に転送
する制御線、53はアドレス情報を第２の制御回路40に転
送する制御線、54は第１の制御回路30が判定した結果
を、第２の制御回路40に転送する制御線、55は第２の制
御回路40からのアドレス情報をRAM6に転送する制御線、
56はRAMデータをRAMと第２の制御回路40との間で転送さ
せる制御線、57はROM5にアドレス情報を転送する制御
線、58はROM5のデータを第２の制御回路40に転送する制
御線、59はRAMデータバス４と第２の制御回路40を接続
する制御線、60はROMデータバス２と第２の制御回路40
を接続させる制御線である。
はROMデータバス、３はRAMアドレスバス、４はRAMデー
タバス、５はROM,6はRAMである。７は命令デコーダ、30
はアドレス情報を第２の制御回路40に転送すると共に、
ROMアドレスバス１、または、RAMアドレスバス３のどち
らから転送されてきたかを判定する第１の制御回路、40
は第１の制御回路からのアドレス情報をROM5,RAM6に転
送すると共に、読み出されたデータをROMデータバス2,R
AMデータバス４のどちらかに転送する第２の制御回路、
51はROMアドレス情報を第１の制御回路30に転送する制
御線、52はRAMアドレス情報を第１の制御回路30に転送
する制御線、53はアドレス情報を第２の制御回路40に転
送する制御線、54は第１の制御回路30が判定した結果
を、第２の制御回路40に転送する制御線、55は第２の制
御回路40からのアドレス情報をRAM6に転送する制御線、
56はRAMデータをRAMと第２の制御回路40との間で転送さ
せる制御線、57はROM5にアドレス情報を転送する制御
線、58はROM5のデータを第２の制御回路40に転送する制
御線、59はRAMデータバス４と第２の制御回路40を接続
する制御線、60はROMデータバス２と第２の制御回路40
を接続させる制御線である。
401はアドレス情報または、読み出したデータの転送
するタイミングを変更する制御回路、402はアドレス情
報を、一時記憶すると共に、制御回路401の制御信号に
より、ROM5、またはRAM6に転送する回路、403はROM5ま
たはRAM6の読み出したデータ、および、RAM6に書き込む
データを一時記憶すると共に、制御回路401の制御信号
により、ROMデータバス２、RAMデータバス４に、上記デ
ータを転送する回路である。
するタイミングを変更する制御回路、402はアドレス情
報を、一時記憶すると共に、制御回路401の制御信号に
より、ROM5、またはRAM6に転送する回路、403はROM5ま
たはRAM6の読み出したデータ、および、RAM6に書き込む
データを一時記憶すると共に、制御回路401の制御信号
により、ROMデータバス２、RAMデータバス４に、上記デ
ータを転送する回路である。
第３図において、501はROMのアドレス空間、502は従
来技術のROMデータが記憶できるRAM空間、503は従来技
術のRAMとして扱える空間である。
来技術のROMデータが記憶できるRAM空間、503は従来技
術のRAMとして扱える空間である。
つぎに、本実施例のマイクロコンピュータについて、
その動作を説明する。
その動作を説明する。
まず、ROM5内のデータを読み出すまでの過程を示す。
アドレス情報がROMアドレスバス１を介して転送され
てきた場合は、上記アドレス情報が制御線51を介して、
第１の制御回路30へ、従来技術の第５図での信号ｅのよ
うに、同期信号ｃに同期して転送される。第１の制御回
路30は、アドレス情報を制御線53を介して制御回路402
に転送すると共に、上記アドレス情報が、第３図の通
り、501に示す空間であることを判定し、上記判定結果
を制御線54を介し、制御回路401へ転送する。制御回路4
01は、制御回路402のアドレス情報を制御線57を介し
て、そのままROM5に通過転送する。上記アドレス情報に
対応するROMデータは、第５図、同期信号ｂに同期し
て、制御線58を介して、制御回路403に転送される。制
御回路401からの信号により制御回路403のROMデータを
制御線60を介して、ROMデータバス２に通過転送させ、
第５図の信号ｆのように転送される。
てきた場合は、上記アドレス情報が制御線51を介して、
第１の制御回路30へ、従来技術の第５図での信号ｅのよ
うに、同期信号ｃに同期して転送される。第１の制御回
路30は、アドレス情報を制御線53を介して制御回路402
に転送すると共に、上記アドレス情報が、第３図の通
り、501に示す空間であることを判定し、上記判定結果
を制御線54を介し、制御回路401へ転送する。制御回路4
01は、制御回路402のアドレス情報を制御線57を介し
て、そのままROM5に通過転送する。上記アドレス情報に
対応するROMデータは、第５図、同期信号ｂに同期し
て、制御線58を介して、制御回路403に転送される。制
御回路401からの信号により制御回路403のROMデータを
制御線60を介して、ROMデータバス２に通過転送させ、
第５図の信号ｆのように転送される。
上記ROMデータは、制御線61を介して、命令デコーダ
７に転送された後、解読され実行される。
７に転送された後、解読され実行される。
また、上記アドレス情報が、RAMアドレスバス３を介
して、転送されてきた場合は、上記アドレス情報が制御
線52を介して、第１の制御回路30へ、第５図の信号ｇの
ように同期信号ａに同期して転送される。第１の制御回
路30は、上記アドレス情報を制御線53を介して、制御回
路402に転送すると共に、上記アドレス情報が、第３図5
01に示す空間であることを判定し、上記判定結果を制御
線54を介して、制御回路401へ転送する。制御回路402
は、転送された上記アドレス情報を一時記憶すると共
に、制御回路401は、第５図における同期信号ｃに同期
して、制御回路402のデータを制御線57を介して、ROM5
に転送する。上記アドレス情報に対応するROMデータ
は、第５図の同期信号ｂに同期して制御線58を介して、
制御回路403に転送される。制御回路403は、上記ROMデ
ータを一時記憶すると共に、制御回路401からの信号に
より、第５図の同期信号ｄに同期して、制御回路403の
上記ROMデータを制御線59を介して、RAMデータバス４に
転送する。
して、転送されてきた場合は、上記アドレス情報が制御
線52を介して、第１の制御回路30へ、第５図の信号ｇの
ように同期信号ａに同期して転送される。第１の制御回
路30は、上記アドレス情報を制御線53を介して、制御回
路402に転送すると共に、上記アドレス情報が、第３図5
01に示す空間であることを判定し、上記判定結果を制御
線54を介して、制御回路401へ転送する。制御回路402
は、転送された上記アドレス情報を一時記憶すると共
に、制御回路401は、第５図における同期信号ｃに同期
して、制御回路402のデータを制御線57を介して、ROM5
に転送する。上記アドレス情報に対応するROMデータ
は、第５図の同期信号ｂに同期して制御線58を介して、
制御回路403に転送される。制御回路403は、上記ROMデ
ータを一時記憶すると共に、制御回路401からの信号に
より、第５図の同期信号ｄに同期して、制御回路403の
上記ROMデータを制御線59を介して、RAMデータバス４に
転送する。
次に、RAM6内のデータを読み出すまでの過程を示す。
アドレス情報が、RAMアドレスバス３を介して転送さ
れてきた場合は、上記アドレス情報が制御線52を介して
第１の制御回路30へ、第５図の同期信号ａに同期して、
信号ｇのように転送される。第１の制御回路30は、上記
アドレス情報を制御線53を介して、制御回路402に転送
すると共に、上記アドレス情報が、第３図の502、503に
示すRAM空間であることを判定し、上記判定結果を制御
線54を介して制御回路401に転送する。制御回路401は、
制御回路402の上記アドレス情報を制御線55を介して、R
AM6に通過転送する。上記アドレス情報に対応するRAMデ
ータは、第５図の同期信号ｄに同期して、制御線56を介
して、制御回路403に転送される。制御回路401からの信
号により、制御回路403の上記RAMデータを制御線59を介
して、RAMデータバス４に通過転送させ、第５図の信号
ｈのように転送される。
れてきた場合は、上記アドレス情報が制御線52を介して
第１の制御回路30へ、第５図の同期信号ａに同期して、
信号ｇのように転送される。第１の制御回路30は、上記
アドレス情報を制御線53を介して、制御回路402に転送
すると共に、上記アドレス情報が、第３図の502、503に
示すRAM空間であることを判定し、上記判定結果を制御
線54を介して制御回路401に転送する。制御回路401は、
制御回路402の上記アドレス情報を制御線55を介して、R
AM6に通過転送する。上記アドレス情報に対応するRAMデ
ータは、第５図の同期信号ｄに同期して、制御線56を介
して、制御回路403に転送される。制御回路401からの信
号により、制御回路403の上記RAMデータを制御線59を介
して、RAMデータバス４に通過転送させ、第５図の信号
ｈのように転送される。
また、上記アドレス情報が、ROMアドレスバス１を介
して転送されてきた場合は、上記アドレス情報が、制御
線51を介して第１の制御回路30へ、第５図の同期信号ｃ
に同期して信号ｅのように転送される。第１の制御回路
30は、上記アドレス情報を、制御線53を介して、制御回
路402に転送すると共に、上記アドレス情報が、第３図
の502に示すROMデータとして記憶可能であるRAM領域と
いうことを判定し、制御回路402に転送する。制御回路4
02は、上記アドレス情報を一時記憶すると共に、制御回
路401は、第５図における同期信号ａに同期させて、RAM
6に、制御回路402のデータを制御線55を介して転送す
る。上記アドレス情報に対するRAMデータは、第５図の
同期信号ｄに同期して、RAM6より制御線56を介して制御
回路403に転送される。制御回路403は、上記RAMデータ
を一時記憶すると共に、制御回路401からの信号によ
り、第５図の同期信号ｂに同期して、制御回路403のデ
ータを制御線60を介して、ROMデータバス２に、第５図
の信号ｆのように転送される。そして、制御線61、およ
び命令デコーダ７を介して解読実行される。
して転送されてきた場合は、上記アドレス情報が、制御
線51を介して第１の制御回路30へ、第５図の同期信号ｃ
に同期して信号ｅのように転送される。第１の制御回路
30は、上記アドレス情報を、制御線53を介して、制御回
路402に転送すると共に、上記アドレス情報が、第３図
の502に示すROMデータとして記憶可能であるRAM領域と
いうことを判定し、制御回路402に転送する。制御回路4
02は、上記アドレス情報を一時記憶すると共に、制御回
路401は、第５図における同期信号ａに同期させて、RAM
6に、制御回路402のデータを制御線55を介して転送す
る。上記アドレス情報に対するRAMデータは、第５図の
同期信号ｄに同期して、RAM6より制御線56を介して制御
回路403に転送される。制御回路403は、上記RAMデータ
を一時記憶すると共に、制御回路401からの信号によ
り、第５図の同期信号ｂに同期して、制御回路403のデ
ータを制御線60を介して、ROMデータバス２に、第５図
の信号ｆのように転送される。そして、制御線61、およ
び命令デコーダ７を介して解読実行される。
次に、RAM6にデータが書き込まれるまでの過程を示
す。
す。
アドレス情報が、RAMアドレスバス３、および、制御
線52を介して第１の制御回路30に第５図の同期信号ａに
同期して転送される。第１の制御回路30は、上記アドレ
ス情報を、制御線53を介して制御回路402に転送すると
共に、上記アドレス情報が、第３図の502,503に示すRAM
空間であることを判定し、上記判定結果を制御線54を介
して制御回路401に転送する。制御回路401は、上記アド
レス情報である制御回路402のデータを制御線55を介し
て、RAM6へ通過転送させる。RAM6に書き込まれるデータ
は、RAMデータバス４および、制御線59を介して、第５
図の同期信号ｂに同期して、制御回路403へ、第５図の
信号ｊのように転送される。制御回路401からの信号に
より、制御回路403のデータを制御線56を介して、RAM6
に転送され、書き込みが行われる。
線52を介して第１の制御回路30に第５図の同期信号ａに
同期して転送される。第１の制御回路30は、上記アドレ
ス情報を、制御線53を介して制御回路402に転送すると
共に、上記アドレス情報が、第３図の502,503に示すRAM
空間であることを判定し、上記判定結果を制御線54を介
して制御回路401に転送する。制御回路401は、上記アド
レス情報である制御回路402のデータを制御線55を介し
て、RAM6へ通過転送させる。RAM6に書き込まれるデータ
は、RAMデータバス４および、制御線59を介して、第５
図の同期信号ｂに同期して、制御回路403へ、第５図の
信号ｊのように転送される。制御回路401からの信号に
より、制御回路403のデータを制御線56を介して、RAM6
に転送され、書き込みが行われる。
以上のように本実施例によれば、RAM内のデータを従
来技術のROMデータにも、あるいは、ROM内データも従来
技術のRAMデータとして読み出せるようにしたことによ
り、RAM内にも、プログラムデータ、ROM内にも参照用デ
ータの記憶が行え、コンピュータとしての柔軟性や、機
能を増大させることができる。
来技術のROMデータにも、あるいは、ROM内データも従来
技術のRAMデータとして読み出せるようにしたことによ
り、RAM内にも、プログラムデータ、ROM内にも参照用デ
ータの記憶が行え、コンピュータとしての柔軟性や、機
能を増大させることができる。
なお、本実施例では、第５図における同期信号は、４
相としたが、３相、２相でもかまわず、また、ROMアド
レスバス、RAMアドレスバスにアドレス情報が転送され
るタイミング、あるいは、アドレス情報に対応するデー
タが転送されるタイミングは、従来例に示す様式でなく
てもかまわず、ROM内データがRAMデータとして意味づけ
られる同期信号に同期して、RAMデータバスへ、また
は、RAM内データが、ROMデータバスへROMデータとして
意味づけられる同期して転送されるのであるならば、ど
のような、タイミングに転送されてもなんらさしつかえ
ない。
相としたが、３相、２相でもかまわず、また、ROMアド
レスバス、RAMアドレスバスにアドレス情報が転送され
るタイミング、あるいは、アドレス情報に対応するデー
タが転送されるタイミングは、従来例に示す様式でなく
てもかまわず、ROM内データがRAMデータとして意味づけ
られる同期信号に同期して、RAMデータバスへ、また
は、RAM内データが、ROMデータバスへROMデータとして
意味づけられる同期して転送されるのであるならば、ど
のような、タイミングに転送されてもなんらさしつかえ
ない。
発明の効果 以上のように、本発明によれば、RAM内データをROMデ
ータバスへ、ROM内データをRAMデータバスへ転送できる
機構を設けたことにより、RAM内データを従来技術のROM
データ、すなわちプログラムとして実行が行え、かつ、
上記プログラムの編集、修正、追加等が簡単に行え、ま
た、ROM内にも、参照用データを記憶することができる
優れたマイクロコンピュータが実現可能である。
ータバスへ、ROM内データをRAMデータバスへ転送できる
機構を設けたことにより、RAM内データを従来技術のROM
データ、すなわちプログラムとして実行が行え、かつ、
上記プログラムの編集、修正、追加等が簡単に行え、ま
た、ROM内にも、参照用データを記憶することができる
優れたマイクロコンピュータが実現可能である。
第１図，第２図は本実施例におけるマイクロコンピュー
タのメモリ構成図、第３図はアドレス空間配置図、第４
図は従来技術のメモリ構成図、第５図はRAMおよびROM内
データの読み込み、書き出しのタイミングチャートであ
る。 １……ROMアドレスバス、２……ROMデータバス、３……
RAMアドレスバス、４……RAMデータバス、５……ROM、
６……RAM、７……命令デコーダ、30……第１の制御回
路,40……第２の制御回路、8,9,10,11,12,51,52,53,54,
55,56,57,58,59,60,61……制御線、402,403……一時記
憶できる制御回路、401……402,403を制御する制御回
路、501……ROMアドレス空間、502……従来技術のROMデ
ータを記憶できるRAMアドレス空間、503……従来技術と
同じ用途のRAMアドレス空間。
タのメモリ構成図、第３図はアドレス空間配置図、第４
図は従来技術のメモリ構成図、第５図はRAMおよびROM内
データの読み込み、書き出しのタイミングチャートであ
る。 １……ROMアドレスバス、２……ROMデータバス、３……
RAMアドレスバス、４……RAMデータバス、５……ROM、
６……RAM、７……命令デコーダ、30……第１の制御回
路,40……第２の制御回路、8,9,10,11,12,51,52,53,54,
55,56,57,58,59,60,61……制御線、402,403……一時記
憶できる制御回路、401……402,403を制御する制御回
路、501……ROMアドレス空間、502……従来技術のROMデ
ータを記憶できるRAMアドレス空間、503……従来技術と
同じ用途のRAMアドレス空間。
Claims (1)
- 【請求項１】RAMアドレスバスおよびROMアドレスバスに
接続され、前記RAMアドレスバスまたは前記ROMアドレス
バスから得られるアドレス情報がRAMアドレス空間を示
すかROMアドレス空間を示すかを判定し、判定結果を制
御信号として出力する第１の制御回路と、前記第１の制
御回路の出力する制御信号に基づき、RAMあるいはROMの
いずれかに前記アドレス情報を転送し、前記RAMまたは
前記ROMの中の前記アドレス情報に対応するデータを読
みだし、このデータを前記RAMデータバスまたは前記ROM
データバスに転送する第２の制御回路とを備えることに
より、前記RAM内に記憶されたデータを前記RAMデータバ
スまたは前記ROMデータバスのいずれにも転送可能と
し、また前記ROM内に記憶されたデータを前記RAMデータ
バスまたは前記ROMデータバスのいずれにも転送可能と
したマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002407A JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002407A JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183331A JPH02183331A (ja) | 1990-07-17 |
| JPH0827714B2 true JPH0827714B2 (ja) | 1996-03-21 |
Family
ID=11528392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002407A Expired - Lifetime JPH0827714B2 (ja) | 1989-01-09 | 1989-01-09 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS59117651A (ja) * | 1982-12-24 | 1984-07-07 | Matsushita Electric Ind Co Ltd | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
| JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
| JPS6375852A (ja) * | 1986-09-18 | 1988-04-06 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
-
1989
- 1989-01-09 JP JP1002407A patent/JPH0827714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02183331A (ja) | 1990-07-17 |
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