JPH02183493A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のデータ出力構成を持つ半導体メモリ装
置に関するものである。

従来の技術 複数のデータ出力構成の半導体メモリ装置において、共
通のワード線によって同時に活性化される複数のデータ
出力に対応したメモリーセルアレイが複数個存在するた
め、データ出力の配置場所により、配線遅延の為に読み
出し時間に差を生じる。

以下に従来の半導体メモリ装置について説明する。

第２図は、従来の半導体メモリ装置の一例を示すブロッ
ク図である。ｌはワード線駆動回路、ＷＬはワード線駆
動回路ｌによって駆動されるワード線のうちの１本、Ｍ
ｌがらＭ４はそれぞれデータ出力に対応したメモリーセ
ルアレイ、０１がらｏ４、はそれぞれデータ出力に対応
した出力回路、ＤＩからＤ４は出力端子、２は基準電位
配線、３は基準電位端子、Ｒ１からＲ４は基準電位配線
の抵抗である。図においては、データ出力が４本の場合
について示しであるが、それ以外の場合でも同様である
。また、メモリーセルアレイがら出力回路までの回路、
例えばデコーダ、センスアップ回路等は省略しである。

以上のように構成された半導体メモリ装置について、以
下その動作を説明する。

ワード線駆動回路１によってワード線ＷＬが選択される
。そして、複数のデータ出力に対応したそれぞれのメモ
リーセルアレイＭｌ〜Ｍ４内でメモリーセルが選択され
、データがメモリーセルからセンスアップ等を経由して
、それぞれの出力回路０１〜０４に伝達される。そして
、複数のデータ出力が、出力端子Ｄｉ−Ｄ４に出力され
る。

発明が解決しようとする課題 しかしながら、上記の従来の構成では、複数のデータ出
力に対応した各メモリーセルアレイの、ワード線駆動回
路からの配置順序は、基準電位端子から複数のデータ出
力に対応した各出力回路までの基準電位配線の抵抗の大
きさと無関係に配置されている。

ワード線は、その配線容量と配線抵抗のために、遅延を
生じる。それゆえ、ワード線駆動回路の近くに配置され
たメモリーセルアレイのデータ出力はど、データが出力
回路に速く伝達される。

また、基準電位端子から複数のデータ出力に対応した各
出力回路までの基準電位配線には、配線抵抗が存在する
。それゆえ、複数のデータ出力回路が動作すると、基準
電位配線に大きな電流が流上、基準電位が変動する。こ
の基準電位変動によって、出力回路の電源電圧が等価的
に減少し、出力回路において遅延が発生する。この遅延
は、基１１！電位変動の大きい程、つまり、基準電位端
子から各出力回路までの基準電位配線の抵抗の大きい程
、大きい。

ワード線の遅延と、出力回路の遅延が、それぞれデータ
出力毎のアクセス時間の違いとなって現れる。

従来の構成では、複数のデータ出力に対応したメモリー
セルアレイの配置と、基準電位配線の抵抗の大きさとが
無関係であり、むしろ第２図に示す様にメモリーセルア
レイが配置されているので、ワード線の遅延と出力回路
の遅延が加算されて、複数のデータ出力毎のアクセス時
間が太き（異なってしまう。また、全体のアクセス時間
は最も遅いデータ出力によって定められるので、全体の
アクセス時間が遅くなってしまい、半導体メモリ装置の
高速化にとって大きな問題があった。

本発明は、上記従来の問題を解決するもので、複数のデ
ータ出力毎のアクセス時間の違いを小さくし、全体のア
クセス時間を短縮することのできる半導体メモリ装置を
提供することを目的とする。

課題を解決するための手段 この目的を達成するために、本発明の半導体メモリ装置
は、共通のワード線に結合した複数のデータ出力に対応
したメモリーセルアレイを、前記ワード線を駆動する回
路に近いところから、基準電位端子から前記各データ出
力に対応した出力回路までの基準電位配線の抵抗の大き
い順に、配置する構成を有している。

作用 この構成によって、複数の出力データに対応したメモリ
ーセルアレイを、それぞれの出力回路の基準電位配線の
抵抗の大きい順に、ワード線駆動回路に近いところから
配置しているために、出力回路の遅延の大きいデータ出
力はどワード線の遅延が小さく、逆に、ワード線の遅延
の大きいデータ出力はど出力回路での遅延が小さい。つ
まり、データ出力毎に、出力回路の遅延とワード線の遅
延が相殺されるために、複数のデータ出力毎のアクセス
時間の違いが小さくなり、全体のアクセス時間を短縮す
ることができる。

実施例 以下１本発明の一実施例にについて、図面を参照しなが
ら説明する。

第１図は１本発明の一実施例における半導体メモリ装置
のブロック図を示すものである。第１図において、１は
ワード線駆動回路、ＷＬはワード線駆動回路１によって
駆動されるワード線のうちの１本、ＭｌからＭ４はそれ
ぞれデータ出力に対応したメモリーセルアレイ、０１か
ら０４はそれぞれデータ出力に対応した出力回路、Ｄｌ
からＤ４は出力端子、２は基準電位配線、３は基準電位
端子、Ｒ１からＲ４’は基準電位配線の抵抗である。

以上のように構成された本実施例の半導体メモリ装置に
ついて、以下その動作を説明する。

ワード線駆動回路１によってワード線Ｗｔが選択される
。ワード線ＷＬは、その配線抵抗と配線容量によって遅
延を生じるので、ワード線駆動回路１に近く配置された
メモリーセルアレイＭ４はど早く選択され、ワード線駆
動回路１に遠いメモリーセルアレイＭ１はど遅く選択さ
れ、それぞれのデータ出力に対応するメモリーセルのデ
ータが出力回路０１〜０４に伝達される。

出力回路０１−０４においては、基準電位端子３から各
出力回路までの基準電位配線２の抵抗Ｒ１〜Ｒ４が存在
するために、出力回路で出力データに遅延が生じる。基
準電位配線２の抵抗が大きい出力回路０４程遅延が太き
（、抵抗の少ない出力回路０１程遅延が小さい。

メモリーセルアレイＭ１〜Ｍ４の配置順序によって、出
力回路の遅延が大きいデータ出力程、ワード線の遅延が
小さ（、ワード線の遅延が大きいデータ出力程、出力回
路での遅延が小さくなる。そのため、複数のデータ出力
毎のアクセス時間の違いが小さ（なり、全体のアクセス
時間を短縮することができる。

以上のように、本実施例によれば、出力回路での遅延の
大きいデータ出力の順に、データ出力に対応したメモリ
ーセルアレイを、ワード線における遅延が小さくなる順
に配置することに°よって、出力回路での遅延とワード
線での遅延を相殺できるので、複数のデータ出力毎のア
クセス時間の違いを小さくすることができ、全体のアク
セス時間を短縮することができる。

発明の効果 本発明によれば、共通のワード線に結合した複数のデー
タ出力に対応したメモリーセルアレイを、前記ワード線
を駆動する回路に近いところから、基準電位端子から前
記各データ出力に対応した出力回路までの基準電位配線
の抵抗の大きい順に、配置する構成を有したことにより
、複数のデータ出力毎のアクセス時間の差を小さくする
ことができ、また、全体のアクセス時間を短縮すること
ができる、という優れた効果の得られる半導体メモリ装
置を実現できる。

【図面の簡単な説明】

第１図は、本発明の一実施例における半導体メモリ装置
のブロック図、第２図は従来の半導体メモリ装置のブロ
ック図である。 ■・・・・・・ワード線駆動回路、２・・・・・・基準
電位端子、３・・・・・・基準電位配線、ＷＬ・・・・
・・ワード線、Ｍ１〜Ｍ４・・・・・・データ出力に対
応したメモリーセルアレイ、０１〜０４・・・・・・デ
ータ出力に対応した出力回路、Ｄ１〜Ｄ４・・・・・・
データ出力端子、Ｒ１−Ｒ４・・・・・・抵抗。 代理人の氏名　弁理士　粟野重孝　ほか１名！−・４！
￥シ喝［＝イｉヒに逼；）−二ｗＬ−−−７よ１乳

Claims (1)

【特許請求の範囲】
1. 共通のワード線に結合した複数のデータ出力に対応した
   メモリーセルアレイを、前記ワード線を駆動する回路に
   近いところから、基準電位端子から前記各データ出力に
   対応した出力回路までの基準電位配線の抵抗の大きい順
   に、配置する構成を有したことを特徴とする半導体メモ
   リ装置。