JPH036598B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はアクセスタイムの向上および消費電
力の低減が可能な半導体メモリ装置に関するもの
である。

第１図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はマトリツクス状
に配列し、その詳細な回路を第２図に示すメモリ
セル、２ａおよび２ｂは相補的な関係にある一対
のビツト線、３は選択的に同一行上にあるメモリ
セル１を活性化するワード線、４は行アドレス情
報を解読する行デコーダ、５は行アドレス信号
線、６ａおよび６ｂは前記ビツト線２ａおよび２
ｂにそれぞれ接続するビツト線負荷、７は電源端
子である。

なお、第２図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。

次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれＨレベルおよびＬレベルに書
き込まれている場合について説明する。まず、読
み出しの場合には読み出そとするセルのアドレス
情報をアドレス信号線５に入力すると、行デコー
ダ４を通し、所望のワード線３を活性化する。そ
して、このワード線３が活性化されると、Ｌレベ
ルをストアしているアクセストランジスタ１０ｂ
が導通する。このため、電源端子７からビツト線
負荷６ｂ、ビツト線２ｂ、アクセストランジスタ
１０ｂ、インバータトランジスタ９ｂ経路を電流
が流れ、読み出すことができる。

この構成による半導体メモリ装置は同一行上の
すべてのメモリセルが活性化されるので、全列に
電源からメモリセルに電流が流れ込み、コラム数
の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来、第３図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列にだけ電流パスを生じさせる
ものである。なお、１２ａおよび１２ｂはそれぞ
れ左側ワード線３ａあるいは右側ワード線３ｂを
選択するアンドゲート、１３ａおよび１３ｂはそ
れぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。

次に、第４図は第３図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｄをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。

しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留を損な
うなどの欠点があつた。

したがつて、この発明の目的は高速で、しかも
低消費電力の大容量の半導体メモリ装置を提供す
るものである。

このような目的を達成するため、この発明はメ
モリセルをマトリツクス状に配置したメモリセル
アレイを列方向にブロツクに分割して配列した複
数のメモリセル群と、この複数のメモリセル群の
各々に対応して設けられ、各メモリセル群のうち
の特定のものを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を
解読する行デコーダと、この行デコーダの出力端
子に接続され前記複数のメモリセル群に亘つて配
置された前置ワード線と、前記複数のメモリセル
群の各々に対応して設けられ、前記メモリセル群
選択線の選択信号と前記前置ワード線の出力信号
とに基づいて活性化される分割ワード線とを備
え、前記分割ワード線を前記前置ワード線よりも
短く配置したものであり、以下実施例を用いて詳
細に説明する。

第５図はこの発明に係る半導体メモリ装置の一
実施例を示すブロツク図であり、一例として、列
方向に３個に分割したメモリセル群１ａ，１ｂお
よび１c′を配置した場を示す。同図において、１
４ａ，１４ｂおよび１４ｃはこのメモリセル群１
ａ〜１ｃを選択するメモリセル群選択線、１５は
ワード線３ａ〜３ｃと同一方向に並行して配置し
た前置ワード線、１６ａ，１６ｂおよび１６ｃは
入力端子がそれぞれ前置ワード線１５とメモリセ
ル群選択線１４ａ〜１４ｃに接続し、出力端子が
それぞれワード線３ａ〜３ｃに接続するアンドゲ
ートである。

次に、上記構成による半導体メモリ装置動作に
ついて説明する。まず、例えばメモリセル群１ａ
内のメモリセルを選択する場合、アクセスすべき
メモリセル群１ａの行アドレス情報を行デコーダ
４で解読し、前置ワード線１５の１本を活性化す
る。そして、メモリセル群選択線１４ａに選択信
号を加えると、アンドゲート１６ａが開き、ワー
ド線３ａを活性化する。したがつて、図示せぬ電
源から図示せぬビツト線を経て、メモリセル群１
ａへ流れ込むコラム電流が流れるのは選択された
メモリセル群１ａ内にあるコラムのみである。

なお、以上はメモリセル群１ａ内のメモリセル
１の選択について説明したが、他のメモリセル群
１ｂおよび１ｃについても同様にできることはも
ちろんである。さらに、メモリセル群を３個に分
割した場合について説明したがＮ個（Ｎ≧２）に
分割しても同様にできることはもちろんである。
また、前置ワード線１５のみを低抵抗材料で構成
しておけば、ワード線の抵抗は多少大きくても長
さが短かいため、容量が小さく、高速に、メモリ
セルをアクセスすることができる。また、アンド
ゲート１６ａ〜１６ｃは入力端子が２個、出力端
子が１個のため、回路構成が簡単になるので、チ
ツプ面積の増大を無視することができる。また、
行デコーダ４はチツプの中央に配置してもよく、
チツプの端に配置してもよいことはもちろんであ
る。

以上詳細に説明したように、この発明に係る半
導体メモリ装置によればメモリセルの選択を前置
ワード線とワード線の２段階に分けて行なうよう
に、行選択を階層的に行なうため、列の直流電流
路のある列数を減少することができるだけでな
く、ワード線（分割ワード線）を前置ワード線よ
りも短くすることによつて、高速で、しかも低消
費電力の大容量の半導体メモリ装を構成すること
ができる効果がある。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置を示すブロツ
ク図、第２図は第１図のメモリセルの詳細な回路
図、第３図は従来の他の半導体メモリ装置を示す
ブロツク図、第４図は従来の他の半導体メモリ装
置を示す配置図、第５図はこの発明に係る半導体
メモリ装置の一実施例を示すブロツク図である。 １…メモリセル、１ａおよび１ｂ…メモリセル
群、２ａおよび２ｂ…ビツト線、３，３ａ〜３ｄ
…ワード線、４，４ａおよび４ｂ…行デコーダ、
５…行アドレス信号線、６ａおよび６ｂ…ビツト
線負荷、７…電源端子、８ａおよび８ｂ…負荷素
子、９ａおよび９ｂ…インバータトランジスタ、
１０ａおよび１０ｂ…アクセストランジスタ、１
１…ストアノード、１２ａおよび１２ｂ…アンド
ゲート、１３ａおよび１３ｂ…ゲート信号線、１
４ａ〜１４ｃ…メモリセル選択線、１５…前置ワ
ード線、１６ａ〜１６ｃ…アンドゲート。なお、
同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ メモリセルをマトリツクス状に配置したメモ
   リセルアレイを列方向にブロツクに分割した配列
   した複数のメモリセル群と、この複数のメモリセ
   ル群の各々に対応して設けられ、各メモリセル群
   のうちの特定のものを選択するメモリセル群選択
   線と、アクセスすべきメモリセル群と行アドレス
   情報を解読する行デコーダと、この行デコーダの
   出力端子に接続され前記複数のメモリセル群に亘
   つて配置された前置ワード線と、前記複数のメモ
   リセル群の各々に対応して設けられ、前記メモリ
   セル群選択線の選択信号と前記前置ワード線の出
   力信号とに基づいて活性化される分割ワード線と
   を備え、前記分割ワード線を前記前置ワード線よ
   りも短く配置したことを特徴とする半導導体メモ
   リ装置。