JPH02183511A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体ウェハ上に回路パターンを形成する
半導体装置の製造方法に関するものである。

〔従来の技術〕

フォトマスクに形成された微細パターンを半導体ウェハ
上に転写する際、いかに位置合せ精度を高めるかという
ことは半導体装置の集積度を向上させる為に重要である
。特に、ＩＣやＬＳＩを製造する場合には通常１０〜１
５回程度の位置合せ（アライメント）工程が必要であり
、その精度は分解能の１７５〜１／１０が要求され゛る
。従って、２μｍ線幅技術においては±０．４μｍ〜±
０．２μｍのアライメント精度が必要になる。この精度
を保証するには、位置検出精度、マスク精度等を向上さ
せる必要がある。

半導体ウェハとフォトマスクとの位置合せは、レーザ光
をフォトマスク及び半導体ウェハ面に常に垂直となるよ
うに入射し、一定速度でスキャンする。このレーザビー
ムがスキャンした時に半導体ウェハとフォトマスクから
散乱される光をフォトディテクタ（Ｐ　Ｄ）で受け、そ
の信号を検知する。

第３図は、従来の半導体装置の製造方法を示す工程図で
ある。第１の工程では、ＧａＡｓから成る半導体ウェハ
１上に、ＦＥＴ等の半導体素子を形成し、その側方に位
置合せマーク１ａを形設する。さらに、この半導体ウェ
ハ１上に下層メタル２で第１回路パターンの配線を行い
、この下層メタル２の上面にコンタクトホールＡが形設
する。

さらに、このコンタクトホールＡに、バイアメタル３を
埋め込む（同図（ａ））。

第２の工程では、スピンコーティング法で下層レジスト
膜４を全面に塗布し、フォトリングラフィ技術により、
バイアメタル３上に開口部Ｂを形成する（第３図（ｂ）
）。この場合、半導体ウェハ上に形成された位置合せマ
ーク１ａに基づき、フォトマスク（図示せず）と半導体
ウェハ１との位置合せを行う。

第３の工程では、このレジストパターンに沿って、上層
メタル５で第２回路パターンの配線を行う（同図（Ｃ）
）。この上層メタル５は、開口部Ｂに埋め込まれバイア
メタル３に接続するので、バイアメタル３を介して下層
メタル２と上層メタル５は接続される。

第４の工程では、上層メタル５の全面に上層レジスト膜
６を塗布し、フォトリソグラフィ技術により所定のレジ
ストパターンを形成する（同図（ｄ））。この場合、半
導体ウェハ上に形設された位置合せマーク１ａに基づき
、フォトマスク（図示せず）と半導体ウェハ１との位置
合せを行う。

第５の工程では、上層メタル５をレジストパターンに基
づき、イオンミリング（Ｉｏｎ　ｍｉｌｌｉｎｇ　）法
でパターニングする（第３図（ｅ））。この場合、レジ
ストパターンに沿って上層メタル５がエツチングされる
ので、パターン精度はレジストパターンに依存する。

第６の工程では、不要になった下層レジスト膜４及び上
層レジスト膜６を剥離除去する。以上の工程を経て半導
体装置が製造される。

〔発明が解決しようとする課題〕

ところで、金属配線におけるパターニングでは、一般的
にイオンミリング法が適用されている。このイオンミリ
ング法は、半導体ウェハを損傷するおそれがあるので、
パターニングにおいては下層レジスト／金属／上層レジ
ストという３層構造を使用している。その為、上層レジ
ストパターンを形成する場合には（第３図（ｄ）参照）
、半導体ウェハ上に形設した位置合せマークからの検出
信号が弱くなり検出不良が生じていた。このような検出
不良の為、半導体装置の集積度を向上させることができ
ないという欠点があった。

そこで本発明は、フォトマスクと半導体ウェハとの位置
合せ精度を向上させることにより、半導体装置における
集積度を向上させるものである。

〔課題を解決するための手段〕

上記課題を達成するため、この発明は半導体ウェハ上に
回路パターンを形成する半導体装置の製造方法において
、半導体ウェハ上に第１位置合せマークを形設し、この
第１位置合せマークに基づき、当該半導体ウェハ上に形
成されたフォトレジスト膜に第２の位置合せマークを形
設し、この第２の位置合せマークに基づき、回路パター
ンが印刷されたフォトマスクと半導体ウェハとの位置関
係を検知し、フォトレジスト膜に上記回路パターンを形
成することを特徴とする。

〔作用〕

この発明は、以上のように構成されているので、半導体
ウェハ上に形成されたレジスト膜に第２位置合せマーク
が形設される。この位置合せマークは、半導体ウェハよ
り上方に形成されているので、第１位置合せマークから
の信号より強い信号がフォトディテクタ（ＰＤ）で受信
できる。その為、パターニング時において、レジスト膜
を所定の位置で精度良く形成することができる。

〔実施例〕

以下、この発明の一実施例に係る半導体装置の製造方法
を添付図面に基づき説明する。なお、説明において同一
要素には同一符号を用い、重複する説明は省略する。

以下、この実施例を第１図及び第２図に基づき説明する
。

まず、ＧａＡｓ等の半導体ウェハ７上に、第１位置合せ
マーク７ａを形設しくステップ１０１）、半導体素子例
えばＦＥＴを形成する（ステップ１０２）。次に、下層
メタル８により第１回路パターンの配線を行い（ステッ
プ１０３）、ＳｉＮ膜を全面に形成した後、コンタクト
ホールＣを形成しくステップ１０４）バイアメタル９を
埋め込む（第２図（ａ）参照）。

次に、第ルジスト膜１０を全面に塗布しくステップ１０
５）、第１位置合せマーク７ａに基づき、レジストパタ
ーンを形成する（ステップ１０６）。この時、バイアメ
タル９の上面に開口部りを形設しく第２図（ｂ）参照）
、第２位置合せマーク１０ａを形設する（ステップ１０
７）。

この第２位置合せマーク１０ａは、チップ上の不要な部
分、例えばスクライブライン上に形成される。なお、ス
テップ１０６及びステップ１０７は同時に行うこともで
きる。

次に、このｍｌレジスト膜１０上に、上層メタル１１で
第２回路パターンの配線を行う（第２図（Ｃ）参照）。

この場合、上層メタル１１は開口部りに埋め込まれるの
で、バイアメタル９を介して第１配線と第２配線が接続
される。

次に、スピンコーティングで上層メタル１１の全面に第
２レジスト膜１２を塗布しくステップ１０９）、第２位
置合せマーク１０ａに基づき、レジストパターンを形成
する（ステップ１１０）。

具体的には、フォトリングラフィ技術により不要部分を
除去する（第２図（ｄ）参照）。

次に、パターニングされた第２レジストＩｌ！１１２に
沿って、上層メタル１１をイオンミリング法でエツチン
グする（ステップ１１１）。この場合、第２レジスト膜
１２上部に形成された不要な上層メタル１１が除去され
る（第２図（ｅ）参照）。

最後に、不要なレジスト膜（第ルジスト膜１０、第２レ
ジスト膜１２）を０２アツシング等で除去しくステップ
１１２）、上層メタル１１を所望の形状に形成する（第
２図（ｆ）参照）。

この方法によると、検出信号の強度を良好な状態で受信
できるので、精度よくレジストパターンを形成すること
ができる。

なお、この発明は上記実施例に限定されるものではない
。例えば、位置合せマークの数、大きさ、形状、位置は
任意的なものであり、製造条件により適切なものが選ば
れる。

従って、上記実施例における第２配線上に、第３、第４
の配線を行う場合、第２位置合せマークに基づく第３位
置合せマーク、第４位置合せマークを形成し、所望のレ
ジストパターンを形成することができる。

〔発明の効果〕

この発明は、以上説明したように構成されているので、
フォトマスクと半導体ウェハとの位置合せ精度を向上さ
せることができる。

その為、レジストパターニングの精度、配線の位置決め
精度が向上し、半導体装置における集積度を向上させる
ことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る半導体装置の製造
方法を示す工程図、第２図は、この発明の一実施例に係
る半導体装置の製造工程を示す断面図、第３図は、従来
技術に係る半導体装置の製造工程を示す断面図である。 １．７・・・半導体ウェハ、２．８・・・下層メタル、
３．９・・・バイアメタル、４・・・下層レジスト膜、
５．１１・・・上層メタル、６・・・上層レジスト膜、
１０・・・第２レジスト膜、１２・・・第２レジスト膜
、ＡＮＣ・・・コンタクトホール、Ｂ、Ｄ・・・開口部
。 半導体装置の′Ｍ造ニオ呈（ｔｍ　！＃）第２図（１） 半導体装置０８造工程（後半） 第２図（２） 従来技株テ（前半） 漉３図（１） 従来オ支イ爪テ（６負″Ｐ） 第３図（２）

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハ上に回路パターンを形成する半導体装
   置の製造方法において、 半導体ウェハ上に第１位置合せマークを形設し、この第
   １位置合せマークに基づき、当該半導体ウェハ上で形成
   されたフォトレジスト膜に第２位置合せマークを形設し
   、 この第２位置合せマークに基づき、回路パターンが印刷
   されたフォトマスクと前記半導体ウェハとの位置関係を
   検知し、前記フォトレジスト膜に前記回路パターンを形
   成することを特徴とする半導体装置の製造方法。 ２、前記フォトレジスト膜上に形成された別のフォトレ
   ジスト膜に別の位置合せマークを形設し、この位置合せ
   マークに基づき、回路パターンが印刷されたフォトマス
   クと半導体ウェハとの位置関係を検知し、前記フォトレ
   ジスト膜に前記回路パターンを形成する請求項１記載の
   半導体装置の製造方法。