JPH02184069A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に超高速バイポーラ
ゲートアレイに用いる半導体集積回路に関する。

〔従来の技術〕

従来、この種の半導体集積回路は、基本回路として第５
図に示すＥ　ＣＬ　（Ｅｍｉｔｔａ　Ｃｏｕｐｌｅｄ　
Ｌｏ−＜ｉｃ　）回路か、あるいは第６図に示ずＣＭＬ
（Ｃ−ｕｒｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃ　）回路を
用いていた。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は、ＥＣＬ回路を基本回
路としたゲートアレイでは、ＥＣＬ回路がエミッタフォ
ロワ回路をもつため、負荷駆動能力に優れるが、消費電
力が大きいという欠点がある。

一方、ＣＭＬ回路を基本回路とするゲートアレイでは、
ＣＭＬ回路がエミッタフォロワ回路を持たぬため消費電
力が小さいが負荷駆動能力に劣り、負荷容量が大きい場
合に遅延時間が遅くなるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、基本セルと、該基本セル内
に独立して形成した抵抗性素子と、前記基本セル内に独
立して形成され接続することにより電流切換型回路を構
成する１対の負荷抵抗と１対のスイッチングトランジス
タと定電流源トランジスタと定電流源抵抗と、前記基本
セル内に独立して形成され接続することによりそれぞれ
が出力用エミッタフォロワ回路を構成する１対のエミッ
タフォロワトランジスタと１対の終端抵抗とを有してい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の基本セル内素子配置の平面
図である。

第１図に示すように、基本セル内にそれぞれ独立して抵
抗性素子としてのダイオード８と、１対の負荷抵抗１４
．１５と、１対のスイッチングトランジスタ１１．１２
と、定電流源トランジスタ１３と定電流源抵抗１６と、
１対のエミッタフォロワトランジスタ９．１０と１対の
終端抵抗１８．１９とを配置している。

負荷容量が大きい場合、回路の遅延時間はこの負荷容量
に対して電荷を充放電する時間が支配的となるため高負
荷駆動能力が要求される。

第２図は第１図の実施例を用いて形成したＥＣＬ回路の
回路図である。

第２図に示すように、電流切換型回路を構成する負荷抵
抗１４．１５とスイッチングトランジスタ１１．１２と
定電流源トランジスタ１３と定電流源抵抗１６との接続
において、負荷抵抗１４゜１５の一端を高電位側電源端
子１に直接接続し、スイッチングトランジスタ１１のベ
ースを入力端子３に接続し、スイッチングトランジスタ
１２のベースを参照電位入力端子６に接続し、定電流源
トランジスタ１３のベースを定電流源用電源端子７に接
続し、定電流源抵抗１６の一端を低電位側電源端子２に
接続する。

又、エミッタフォロワトランジスタ９，１０のコレクタ
を高電位側電源端子１に接続し、それぞれのベースをス
イッチングトランジスタ１１゜１２のコレクタに接続し
、それぞれのエミッタを出力端子４．５と終端抵抗１８
．１９の一端に接続し、終端抵抗１８．１９の他端を低
電位側電源端子２に接続して、基本のＥＣＬ回路を構成
している。従って、高速性を実現できる。なお、ダイオ
ード８は使用しない。

次に、負荷容量が小さい場合は、回路の遅延時間はスイ
ッチングに要する時間が支配的となるため負荷駆動能力
はさほど重要ではなくなる。

第３図は第１図の実施例を用いて形成した第１のＣＭＬ
回路の回路図である。

第３図に示すように、ダイオード８のアノードを高電位
側電源端子１に接続し、電流切換型回路の負荷抵抗１４
．１５の一端をダイオード８のカソードに接続し、スイ
ッチングトランジスタ１１．１２のそれぞれのコレクタ
を出力端子４゜５に接続して、基本の第１のＣＭＬ回路
を構成している。なお、エミッタフォロワ回路は使用し
ないので、エミッタフォロワトランジスタ９，１０と終
端抵抗１８．１９は接続しない。

この回路の動作原理は第６図に示す従来のＣＭＬ回路と
同じであるが、ダイオード８により論理レベルがレベル
シフトされており、第２図に示すＥＣＬ回路と同じ論理
レベルとなっている。スイッチングに要する時間は第５
図に示す従来のＥＣＬ回路と同じであるため、負荷容量
が小さければ遅延時間も従来のＥＣＬ回路とほぼ同にで
あり、消費電流はエミッタフォロワ回路が無いため約半
分にすることができる。

第４図は第１図の実施例を用いて形成した第２のＣＭＬ
回路の回路図である。

第４図に示すように、負荷容量が小さい場合、第２のＣ
ＭＬ回路として電流切換型回路の負荷抵抗１４．１５の
一端と高電位側電源端子１との間に、上述した第３図の
ダイオード８の代りにエミッタフォロワトランジスタ９
を挿入している。

このように、結線することで、論理レベルをレベルシフ
トしたＣＭＬ回路を構成し、低消費電力の基本回路とし
ている。なお、エミッタフォロワトランジスタ９．終端
抵抗１８．１９は接続しない。

第４図に示す第２のＣＭＬ回路では、論理レベルの温度
特性がＥＣＬ回路のものと一致する利点がある。

〔発明の効果〕

以上説明したように本発明は、出力の負荷容量の大小に
より、従来のＥＣＬ回路とレベルシフトを施したＣＭＬ
回路をつなぎかえることにより、従来のＥＣＬ回路と同
様に負荷駆動能力に優れ、かつ負荷容量の小さいときは
低消費電力の基本回路を持つゲートアレイが実現できる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の基本セル内素子配置の平面
図、第２図は第１図の実施例を用いて形成されたＥＣＬ
回路の回路図、第３図は第１図の実施例を用いて形成さ
れた第１のＣＭＬ回路の回路図、第４図は第１図の実施
例を用いて形成された第２のＣＭＬ回路の回路図、第５
図は従来の半導体集積回路の第１の例を用いたＥＣＬ回
路の回路図、第６図は従来の半導体集積回路の第２の例
を用いたＣ　Ｍ　Ｌ回路の回路図である。 １・・・高電位側電源端子、２・・・低電位側電源端子
、３・・・入力端子、４．５・・・出力端子、６・・・
参照電位入力端子、７・・・定電流源用電源端子、８・
・・ダイオード、９．１０・・・エミッタフォロワトラ
ンジスタ、１１．１２・・・スイッチングトランジスタ
、１３・・・定電流源トランジスタ、１４．１５・・・
負荷抵抗、１６・・・定電流源抵抗、１８．１９・・・
終端抵抗。

Claims (1)

【特許請求の範囲】
1. 基本セルと、該基本セル内に独立して形成した抵抗性素
   子と、前記基本セル内に独立して形成され接続すること
   により電流切換型回路を構成する１対の負荷抵抗と１対
   のスイッチングトランジスタと定電流源トランジスタと
   定電流源抵抗と、前記基本セル内に独立して形成され接
   続することによりそれぞれが出力用エミッタフォロワ回
   路を構成する１対のエミッタフォロワトランジスタと１
   対の終端抵抗とを有することを特徴とする半導体集積回
   路。