Изобретение относитс к вычислительной технике и микроэлектронике и предназначено дл использовани в быстродействующих цифровых микросхемах , в маетности, дл использующих логику на эмиттерных повторител х (ЭПЛ). Известны схемы триггеров, состо щие из бистабильной чейки и двух разностных преобразователей, управл ющих ее работой Ц 13 Недостатками данных схем вл ютс сложность реализации в микросхемах на ЭПЛ и переключател х тока и сравнительно невысокое быстродействие. Наиболее близким к предлагаемому вл етс D-триггер, использующий дву русный переключатель тока 2 . Недостатками известного триггера вл ютс сравнительно больша потреб л ема мощность, относительно высоко напр жение питани , значительное чис ло компонентов- схемы. Цель изобретени уменьшение потребл емой мощности, снижение напр жени питани и упрощение схемы. Поставленна цель достигаетс тем что в D-триггер, содержащий транзисторы и резисторы,, первую и вторую шины питани , источник опорных напр жений, шину логического входа, шину входа синхронизации, шины первого и второго выходов, причем коллекторы второго и седьмого транзисторов объединены с базой четвертого транзисто ра и через второй резистор соединены с второй шиной питани , коллектор че вертого транзистора соединен с второ шиной питани , а эмиттер - с шиной первого выхода и через четвертый ре . W зистор с первой шиной питани , эмит тер третьего транзистора соединен с эмиттером второго, база соединена с первым выводом источника опорных напр жений, а кoллeкtop соединен с базами п того и шестого транзистора и через третий резистор с второй шиной питани , коллекторы шестого и п того транзисторов соединены с второй шиной питани , а эмиттер последнего - с шиной второго выхода и через И тый резистор с первой шиной питани , база, первого транзистора соединена с вторым выводом источника опорнь1х напр жений, а эмиттер через первый;..резистор - с первой шиной питани , введены диод, шина парафаз ногвхода синхронизации с восьмого rid одиннадцатый транзисторы типа р-п-р, коллекторы которых соединены с первой шиной питани , а эмиттеры попарно объединены с базой второго транзистора и через седьмой резистор соединены с второй шиной питани и с базой седьмого транзистора и через восьмой резистор соединены с второй шиной питани соответственно, базы с восьмого по одиннадцатый транзистор соединены соответственно с шиной входа синхронизации, шиной логического входа, с катодом диода, анод которого соединен с эмиттером шестого транзистора и с шиной парафазного входа синхронизации, коллектор первого транзистора соединен с эмиттерами второго, третьего и седьмого транзисторов , катод диода через резистор со- . единен с первой шиной питани . На фиг.1 изображена принципиальна схема D-триггера; на фиг.2 - временные диаграммы работы D-триггера. D-триггер содердит транзисторы с 1-7 п-р-п типа, транзистор 8 типа р-п-р, резисторы 9-1, шину D 15 логического входа, шину 16 входа синхронизации , шины Q и Q выходов соответственно 17 и 18, выводы 19 и 20 Ер и ЕЧ источника опорных напр жений, диод 21, первую и вторую шины 22 .и 23 питани , резисторы 24 и 25, транзисторы 2$-28 типа р-п-р, шину па рафазного входа 29 синхронизации (Cj, D-триггер работает следующим образом . Обозначим в соответствии с временными диаграммами (фиг.2) высокий выходной потенциал U -Ug- через 1., а низкий выходной потенциал 1 v-lR V- Уд через , где 1 ток источника тока, собранного на транзисторе 1 и резисторе 9 Ri)сопротивление резисторов 10 или 11; - падение напр жени на переходе база-эмиттерТранзисторов k-6, 8, 26-28. Как известно в ЭПЛ происходит изменение уровней напр жени на величину Уg-g.Положим, что входные сигналы (с. С, р) смещены вниз на yg9 по сравнению с выходными (0., Q). При согласовании входных и выходных уровней достаточно в цепи выходных эмиттерных повторителей, собранных на транзисторах k и 5 и резисторах 12 и 13 в эмиттерную цепь включить диоды. Пусть триггер находитс в состо НИИ Q О, Q - 1, Если С О-, то пoteнциaл базы транзистора 2 будет меньше потенцййла базы транзис-тора 3(Е) при любом значении О потенциал базы транзистора 7 также меньше Е поскольку пары транзисторов 8 и 26, 27 и 28 реализуют логическую функцию И. Таким образом, источник тока будет протекать через транзистор 3 и вызывать падение напр жени на резисторе 11 AV -IR, которое передаетс на выход 17 Q и базу 27 транзистора. Триггер сохран ет свое состо ние. Если С 1, то при D О потенциа базы транзистора 2 меньше Е. и триггер также сохран ет свое состо ние, согласно проведенному выше анализу. Если С 1, D 1, то на эмиттера транзисторов 8 и 26 формируетс высо кий потенциал, Который передаетс на базу транзистора 2 и ток в ключе переключател тока начинает протекать через резистор 10, образу падение напр жени на нем ди rlHp которо передаетс на выход 18. Выход 18 переключаетс из состо ни 1 в состо ние О. Выход 17, соответствен;НО , переключаетс из О в 1. При из менении С из 1 в О потенциал базы транзистора 2 понижаетс из высокого в низкий, а потенциал базы транзис тора 7 повышаетс из низкого в высокий. Потенциал базы транзистора 7 становитс выше Е, ток 1 начинает протекать через транзистор 7. Состо ние выходов не измен етс , т.е. триггер хранит информацию. Таким образом, предлагаемый триггер реализует фунцию D-триггера, как и прототип, выражающуюс уравнением: Q DC -и CQ, где а и обозначают состо ние выхода 17 триггера до и после поступлени синхросигнала (изменение С из состо ни О в состо ние 1). Реализовать предлагаемую схему позвол ет технологи Изопланар, на основе которой реализуютс как п-р-п транзисторы, так и р-п-р транзисторы с общим коллектором, выполненным на основе подложки. В предлагаемом триггере используют одно русный переключатель тока, а не двухъ русный, что позвол ет использовать меньшее напр жение питани и понизить потребл емую мощность. Кроме того, одно русный nepeключaтeл Тока имеет меньшую задержку переключени ц по сравнению с двухъ русным. Одно русный переключатель 30 тока требует лишь одно опорное напр жение (Е J, что упрощает трассй|эовку и конструкцию ИОН и приводит к экономии мощности ИОН по сравнению с двухъ рус ным переключателем тока. Напр жение питани может быть уменьшено с 5,2k ,S В до 3,0 В, что обеспечивает уменьшение потребл емой мощности на O-ifO.
J
У
Q
Фие.2.