JPH0685498B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0685498B2 JPH0685498B2 JP59174966A JP17496684A JPH0685498B2 JP H0685498 B2 JPH0685498 B2 JP H0685498B2 JP 59174966 A JP59174966 A JP 59174966A JP 17496684 A JP17496684 A JP 17496684A JP H0685498 B2 JPH0685498 B2 JP H0685498B2
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- logic circuit
- output
- circuit
- channel mosfet
- Prior art date
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、論理回路技術さらには高駆動力かつ高速度
の論理回路に適用して特に有効な技術に関するもので、
たとえば、ゲートアレイにおける論理回路に利用して有
効な技術に関するものである。
の論理回路に適用して特に有効な技術に関するもので、
たとえば、ゲートアレイにおける論理回路に利用して有
効な技術に関するものである。
従来の論理回路は、バイポーラトランジスタあるいはMO
S電界効果トランジスタのいずれか一方の素子だけで構
成されていた。
S電界効果トランジスタのいずれか一方の素子だけで構
成されていた。
ところが、最近になって、例えば、特願昭58-12711号の
出願明細書に記載されているように、バイポーラトラン
ジスタとMOS電界効果トランジスタの両方を用いた、い
わゆるBi-MOS型の論理回路が構成されるようになってき
た。このBi-MOS型論理回路は、バイポーラトランジスタ
の電流駆動能力とMOS電界効果トランジスタの低消費電
力性の両方の利点を兼ね備えるものとして注目されてい
る。
出願明細書に記載されているように、バイポーラトラン
ジスタとMOS電界効果トランジスタの両方を用いた、い
わゆるBi-MOS型の論理回路が構成されるようになってき
た。このBi-MOS型論理回路は、バイポーラトランジスタ
の電流駆動能力とMOS電界効果トランジスタの低消費電
力性の両方の利点を兼ね備えるものとして注目されてい
る。
しかしながら、従来のこの種のBi-MOS型論理回路は、例
えばTTLなどのバイポーラ型論理回路の中にMOS電界効果
トランジスタによる駆動段を設けるなどの形で構成され
ているため、論理回路の入力から出力までの段数（ステ
ージ数）が多くなってしまう傾向にあった。このため、
動作速度が低下する、回路素子数が多くなる、出力動作
以外のところで消費される電力が大きい、という問題点
が生ずるということが本発明者によって明らかとされ
た。そして、これらの問題点は、特に最小寸法が２μｍ
以下の高集積回路装置において顕著になってくることが
わかった。
えばTTLなどのバイポーラ型論理回路の中にMOS電界効果
トランジスタによる駆動段を設けるなどの形で構成され
ているため、論理回路の入力から出力までの段数（ステ
ージ数）が多くなってしまう傾向にあった。このため、
動作速度が低下する、回路素子数が多くなる、出力動作
以外のところで消費される電力が大きい、という問題点
が生ずるということが本発明者によって明らかとされ
た。そして、これらの問題点は、特に最小寸法が２μｍ
以下の高集積回路装置において顕著になってくることが
わかった。
この発明の目的は、論理回路の入力から出力までの段数
を少なくして動作速度を向上させるとともに、その回路
素子数を減らし、かつ出力動作以外に消費される電力を
減らして電力利用効率を高めることのできる論理回路技
術を提供するものである。
を少なくして動作速度を向上させるとともに、その回路
素子数を減らし、かつ出力動作以外に消費される電力を
減らして電力利用効率を高めることのできる論理回路技
術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、C-MOSインバータ部によってバイポーラトラ
ンジスタによる出力段部を駆動する一方、この出力段部
のバイポーラトランジスタのベースから上記C-MOSイン
バータ部の動作電源を供給することにより、論理回路の
入力から出力までの段数を少なくして動作速度を向上さ
せるとともに、その回路素子数を減らし、かつ出力動作
以外に消費される電力を減らして電力利用効率を高め
る、という目的を達成するものである。
ンジスタによる出力段部を駆動する一方、この出力段部
のバイポーラトランジスタのベースから上記C-MOSイン
バータ部の動作電源を供給することにより、論理回路の
入力から出力までの段数を少なくして動作速度を向上さ
せるとともに、その回路素子数を減らし、かつ出力動作
以外に消費される電力を減らして電力利用効率を高め
る、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による論理回路の一実施例を示す。
先ず、同図に示す論理回路は、ゲートアレイにおける論
理回路、特にインバータとして構成されたものであっ
て、バイポーラトランジスタとMOS電界効果トランジス
タを用いて構成されている。
理回路、特にインバータとして構成されたものであっ
て、バイポーラトランジスタとMOS電界効果トランジス
タを用いて構成されている。
第１図に示す実施例の論理回路は入力回路１と出力回路
２とからなり、電源VCCと接地電位の間で動作する。
２とからなり、電源VCCと接地電位の間で動作する。
入力回路１はpnpバイポーラトランジスタQ1と抵抗R1お
よびダイオードD1からなるエミッタフォロワである。こ
の入力回路１は、入力保護回路あるいはバッファとして
設けられたものであって、ゲートアレイの内部にて使用
される論理回路では省略することができる。
よびダイオードD1からなるエミッタフォロワである。こ
の入力回路１は、入力保護回路あるいはバッファとして
設けられたものであって、ゲートアレイの内部にて使用
される論理回路では省略することができる。
出力回路２は、論理回路の主要部をなすものであって、
C-MOSインバータ部21と出力段部22とによって構成され
る。
C-MOSインバータ部21と出力段部22とによって構成され
る。
C-MOSインバータ部21は、ｐチャンネルMOS電界効果トラ
ンジスタM1とｎチャンネルMOS電界効果トランジスタM2
によって構成される。
ンジスタM1とｎチャンネルMOS電界効果トランジスタM2
によって構成される。
出力段部22は、pnpバイポーラトランジスタQ2とnpnバイ
ポーラトランジスタQ3をそれぞれのコレクタを共通にし
て直列接続することにより構成される。
ポーラトランジスタQ3をそれぞれのコレクタを共通にし
て直列接続することにより構成される。
ここで、上記C-MOSインバータ部21は、その動作電源が
上記pnpバイポーラトランジスタQ2のベースと上記npnバ
イポーラトランジスタQ3のベースがら与えられるように
なっている。他方、上記C-MOSインバータ部21の出力が
上記pnpバイポーラトランジスタQ2と上記npnバイポーラ
トランジスタQ3の共通コレクタに接続されている。そし
て、上記C-MOSインバータ部21の入力に入力回路１を介
した論理入力inが導入される。また、上記共通コレクタ
から論理出力outが導出されるようになっている。論理
出力outには、例えば他の論理回路のMOSゲートなどに容
量性負荷CLが接続される。
上記pnpバイポーラトランジスタQ2のベースと上記npnバ
イポーラトランジスタQ3のベースがら与えられるように
なっている。他方、上記C-MOSインバータ部21の出力が
上記pnpバイポーラトランジスタQ2と上記npnバイポーラ
トランジスタQ3の共通コレクタに接続されている。そし
て、上記C-MOSインバータ部21の入力に入力回路１を介
した論理入力inが導入される。また、上記共通コレクタ
から論理出力outが導出されるようになっている。論理
出力outには、例えば他の論理回路のMOSゲートなどに容
量性負荷CLが接続される。
さらに、上記pnpバイポーラトランジスタQ2および上記n
pnバイポーラトランジスタQ3の各ベースとエミッタ間に
は、抵抗R2およびR3がそれぞれ並列挿入されている。
pnバイポーラトランジスタQ3の各ベースとエミッタ間に
は、抵抗R2およびR3がそれぞれ並列挿入されている。
次に動作について説明する。
第２図は上記論理回路の動作を状態別の電流方向矢印を
付して示す。
付して示す。
先ず、同図（ａ）に示すように、論理入力inが“L"から
“H"に立ち上がると、C-MOSインバータ部21の入力が
“L"から“H"になる。これにより、電源VCC側のｐチャ
ンネルMOS電界効果トランジスタM1がON（導通）からOFF
（非導通）になり、接地電位側のｎチャンネルMOS電界
効果トランジスタがOFF（非導通）からON（導通）にな
る。すると、出力outに接続された容量性負荷CLからｎ
チャンネルMOS電界効果トランジスタM2を経て、接地電
位側のnpnバイポーラトランジスタQ3にベース電流Ib3を
供給される。これにより、そのnpnバイポーラトランジ
スタQ3にコレクタ電流Ic3が流れるようになる。この結
果、負荷CLの充電電荷が急速放電され、出力outが“H"
から“L"に反転する。他方、電源VCC側のpnpバイポーラ
トランジスタQ2は、図中に点線矢印で示すように、その
ベース残留電荷が抵抗R2を介して放電されることによっ
て、ON（導通）からOFF（非導通）へ急速に変わる。
“H"に立ち上がると、C-MOSインバータ部21の入力が
“L"から“H"になる。これにより、電源VCC側のｐチャ
ンネルMOS電界効果トランジスタM1がON（導通）からOFF
（非導通）になり、接地電位側のｎチャンネルMOS電界
効果トランジスタがOFF（非導通）からON（導通）にな
る。すると、出力outに接続された容量性負荷CLからｎ
チャンネルMOS電界効果トランジスタM2を経て、接地電
位側のnpnバイポーラトランジスタQ3にベース電流Ib3を
供給される。これにより、そのnpnバイポーラトランジ
スタQ3にコレクタ電流Ic3が流れるようになる。この結
果、負荷CLの充電電荷が急速放電され、出力outが“H"
から“L"に反転する。他方、電源VCC側のpnpバイポーラ
トランジスタQ2は、図中に点線矢印で示すように、その
ベース残留電荷が抵抗R2を介して放電されることによっ
て、ON（導通）からOFF（非導通）へ急速に変わる。
次に、同図（ｂ）に示すように、論理入力inが“H"から
“L"に立ち上がると、C-MOSインバータ部21の入力が
“H"から“L"になる。これにより、電源VCC側のｐチャ
ンネルMOS電界効果トランジスタM1がOFF（非導通）から
ON（導通）になり、接地電位側のｎチャンネルMOS電界
効果トランジスタON（導通）からOFF（非導通）にな
る。すると、電源VCCからｐチャンネルMOS電界効果トラ
ンジスタM1を経て、電源VCC側のpnpバイポーラトランジ
スタQ2にベース電流Ib2が流れる。これにより、そのpnp
バイポーラトランジスタQ2がON（導通）になる。この結
果、出力outに接続された負荷CLには、pnpバイポーラト
ランジスタQ2のコレクタ電流Ic2とベース電流Ib2が同時
に流れ込む。この結果、その負荷CLが急速充電されて、
出力outが“L"から“H"に反転する。他方、接地電位側
のnpnバイポーラトランジスタQ3は、図中に点線矢印で
示すように、そのベース残留電荷が抵抗R3を介して放電
されることによって、ON（導通）からOFF（非導通）へ
急速に変わる。
“L"に立ち上がると、C-MOSインバータ部21の入力が
“H"から“L"になる。これにより、電源VCC側のｐチャ
ンネルMOS電界効果トランジスタM1がOFF（非導通）から
ON（導通）になり、接地電位側のｎチャンネルMOS電界
効果トランジスタON（導通）からOFF（非導通）にな
る。すると、電源VCCからｐチャンネルMOS電界効果トラ
ンジスタM1を経て、電源VCC側のpnpバイポーラトランジ
スタQ2にベース電流Ib2が流れる。これにより、そのpnp
バイポーラトランジスタQ2がON（導通）になる。この結
果、出力outに接続された負荷CLには、pnpバイポーラト
ランジスタQ2のコレクタ電流Ic2とベース電流Ib2が同時
に流れ込む。この結果、その負荷CLが急速充電されて、
出力outが“L"から“H"に反転する。他方、接地電位側
のnpnバイポーラトランジスタQ3は、図中に点線矢印で
示すように、そのベース残留電荷が抵抗R3を介して放電
されることによって、ON（導通）からOFF（非導通）へ
急速に変わる。
以上のようにして入力inの論理が反転されて出力outに
現われるようになっている。
現われるようになっている。
さて、上述した論理回路では、先ず、入力から出力まで
の段数が２段しかないので、信号の伝達を非常に速くす
ることができる。つまり、動作速度を向上させることが
できる。これとともに、回路が簡略化されて、必要な回
路素子数を大幅に減らすことができる。さらに、半導体
集積回路装置の集積密度を高めることあるいはその半導
体チップのサイズ縮小が行ないやすくなる。
の段数が２段しかないので、信号の伝達を非常に速くす
ることができる。つまり、動作速度を向上させることが
できる。これとともに、回路が簡略化されて、必要な回
路素子数を大幅に減らすことができる。さらに、半導体
集積回路装置の集積密度を高めることあるいはその半導
体チップのサイズ縮小が行ないやすくなる。
次に、出力outが“L"のときは電流VCCからの電流を必要
としない。また、出力outが“H"のときは、バイポーラ
トランジスタQ2のコレクタ電流とベース電流の両方が出
力outから吐出される。つまり、電源VCCからの電流は、
そのほとんどすべてが出力outに接続された負荷CLを駆
動するのに利用され、出力動作以外に消費される電力は
非常に少なくなる。この結果、電力利用効率を大幅に高
めて消費電力を少なくすることができるようになる。
としない。また、出力outが“H"のときは、バイポーラ
トランジスタQ2のコレクタ電流とベース電流の両方が出
力outから吐出される。つまり、電源VCCからの電流は、
そのほとんどすべてが出力outに接続された負荷CLを駆
動するのに利用され、出力動作以外に消費される電力は
非常に少なくなる。この結果、電力利用効率を大幅に高
めて消費電力を少なくすることができるようになる。
（１）C-MOSインバータ部によってバイポーラトランジ
スタによる出力段部を駆動する一方、この出力段部のバ
イポーラトランジスタのベースから上記C-MOSインバー
タ部の動作電源を供給することにより、先ず、論理回路
の入力から出力までの段数を少なくして動作速度を向上
させることができる、という効果が得られる。
スタによる出力段部を駆動する一方、この出力段部のバ
イポーラトランジスタのベースから上記C-MOSインバー
タ部の動作電源を供給することにより、先ず、論理回路
の入力から出力までの段数を少なくして動作速度を向上
させることができる、という効果が得られる。
（２）これとともに、回路が簡略化されて、必要な回路
素子数を大幅に減らすことができる、という効果が得ら
れる。
素子数を大幅に減らすことができる、という効果が得ら
れる。
（３）さらに、回路が簡略化されることによって、半導
体集積回路装置の集積密度を高めることあるいはその半
導体チップのサイズ縮小が行ないやすくなる、という効
果が得られる。
体集積回路装置の集積密度を高めることあるいはその半
導体チップのサイズ縮小が行ないやすくなる、という効
果が得られる。
（４）次に、電源VCCからの電流のほとんどすべてが出
力に接続された負荷を駆動するのに有効に利用されるこ
とにより、出力動作以外に消費される電力を減らし、消
費電力を大幅に少なくすることができるようになる、と
いう効果が得られる。
力に接続された負荷を駆動するのに有効に利用されるこ
とにより、出力動作以外に消費される電力を減らし、消
費電力を大幅に少なくすることができるようになる、と
いう効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記抵抗R
2,R3はMOS電界効果トランジスタなどの能動素子による
等価抵抗であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記抵抗R
2,R3はMOS電界効果トランジスタなどの能動素子による
等価抵抗であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイにおけ
る論理回路技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えば、半導体集積回路
記憶装置における論理回路技術などにも適用できる。少
なくとも論理回路を構成する条件のものには適用でき
る。
をその背景となった利用分野であるゲートアレイにおけ
る論理回路技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えば、半導体集積回路
記憶装置における論理回路技術などにも適用できる。少
なくとも論理回路を構成する条件のものには適用でき
る。
第１図はこの発明による論理回路の一実施例を示す回路
図、 第２図（ａ），（ｂ）はこの発明の一実施例による論理
回路の動作を示す回路図である。 １……入力回路、２……出力回路、21……C-MOSインバ
ータ部、22……出力段部、Q1,Q2……pnpバイポーラトラ
ンジスタ、Q3……npnバイポーラトランジスタ、M1……
ｐチャンネルMOS電界効果トランジスタ、M2……ｎチャ
ンネルMOS電界効果トランジスタ、R1,R2,R3……抵抗、D
1……ダイオード、VCC……電源、in……論理入力、out
……論理出力、CL……負荷。
図、 第２図（ａ），（ｂ）はこの発明の一実施例による論理
回路の動作を示す回路図である。 １……入力回路、２……出力回路、21……C-MOSインバ
ータ部、22……出力段部、Q1,Q2……pnpバイポーラトラ
ンジスタ、Q3……npnバイポーラトランジスタ、M1……
ｐチャンネルMOS電界効果トランジスタ、M2……ｎチャ
ンネルMOS電界効果トランジスタ、R1,R2,R3……抵抗、D
1……ダイオード、VCC……電源、in……論理入力、out
……論理出力、CL……負荷。
Claims (1)
- 【請求項１】半導体集積回路により形成される論理回路
であって、外部端子から入力された入力信号がベースに
供給されエミッタフォロワ入力トランジスタと、かかる
エミッタフォロワ入力トランジスタのエミッタに設けら
れた負荷抵抗と、かかる負荷抵抗に動作電圧をレベルシ
フトして伝えるダイオードと、上記エミッタフォロワ入
力トランジスタのエミッタ出力がゲートに供給されたｐ
チャンネルMOSFETとｎチャンネルMOSFETからなるC-MOS
インバータ回路と、かかるｐチャンネルMOSFETとｎチャ
ンネルMOSFETのソースに動作電圧をそれぞれ供給する抵
抗素子と、上記ｐチャンネルMOSFETのソースにベースが
接続されたpnpバイポーラトランジスタと、上記ｎチャ
ンネルMOSFETのソースにベースが接続されたnpnバイポ
ーラトランジスタとを備え、上記pnpバイポーラトラン
ジスタとnpnバイポーラトランジスタ両コレクタを上記C
-MOSインバータ回路の出力端子とともに共通接続して容
量性負荷を駆動する出力信号を得ることを特徴とする論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174966A JPH0685498B2 (ja) | 1984-08-24 | 1984-08-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174966A JPH0685498B2 (ja) | 1984-08-24 | 1984-08-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153828A JPS6153828A (ja) | 1986-03-17 |
| JPH0685498B2 true JPH0685498B2 (ja) | 1994-10-26 |
Family
ID=15987848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174966A Expired - Lifetime JPH0685498B2 (ja) | 1984-08-24 | 1984-08-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685498B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197013A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | 半導体回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-08-24 JP JP59174966A patent/JPH0685498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153828A (ja) | 1986-03-17 |
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