JPH02184824A - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JPH02184824A JPH02184824A JP1004274A JP427489A JPH02184824A JP H02184824 A JPH02184824 A JP H02184824A JP 1004274 A JP1004274 A JP 1004274A JP 427489 A JP427489 A JP 427489A JP H02184824 A JPH02184824 A JP H02184824A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタマトリクスのパスライン構造、特に化
学的・機械的強度の強い低抵抗ゲートパスラインの構造
に関し、 低抵抗層材料としてＡ２を使用した場合でも、低抵抗層
が化学薬品に侵されることがなく、また、Ｐ−ＣＶＤ法
による成膜を行なってもＡ２との反応を生じることない
低抵抗ゲートパスラインの構造を提供することを目的と
し、 絶縁性基板上に、ゲート電極を下層側にソース及びドレ
イン電極を上層側に配置してなる複数の逆スタガード型
の薄膜トランジスタをマトリクス配設した構成において
、前記一列に並んだ複数のゲート電極を共通に接続する
ゲートパスラインを、前記絶縁性基板上に形成したスト
ライプ状の低抵抗層と、それを完全に覆う高融点金属膜
との２層構造とした構成とする。
学的・機械的強度の強い低抵抗ゲートパスラインの構造
に関し、 低抵抗層材料としてＡ２を使用した場合でも、低抵抗層
が化学薬品に侵されることがなく、また、Ｐ−ＣＶＤ法
による成膜を行なってもＡ２との反応を生じることない
低抵抗ゲートパスラインの構造を提供することを目的と
し、 絶縁性基板上に、ゲート電極を下層側にソース及びドレ
イン電極を上層側に配置してなる複数の逆スタガード型
の薄膜トランジスタをマトリクス配設した構成において
、前記一列に並んだ複数のゲート電極を共通に接続する
ゲートパスラインを、前記絶縁性基板上に形成したスト
ライプ状の低抵抗層と、それを完全に覆う高融点金属膜
との２層構造とした構成とする。
本発明は、薄膜トランジスタマトリクスのパスライン構
造に係り、特に化学的・機械的強度の強い低抵抗ゲート
パスラインの構造に関する。
造に係り、特に化学的・機械的強度の強い低抵抗ゲート
パスラインの構造に関する。
薄膜トランジスターマトリックス型液晶表示装置は、表
示容量が増大してもコントラストや視野角の低下がなく
、ポケットＴＶ等の用途において実用化が始まっており
、更に表示面積の大型化および画質の向上が要求される
に伴って、液晶表示装置の素子数およびパスライン数が
増大し、パスラインの低抵抗化が必要となる。
示容量が増大してもコントラストや視野角の低下がなく
、ポケットＴＶ等の用途において実用化が始まっており
、更に表示面積の大型化および画質の向上が要求される
に伴って、液晶表示装置の素子数およびパスライン数が
増大し、パスラインの低抵抗化が必要となる。
このような液晶表示パネルを無欠陥で形成する為には、
ゲート電極を形成する際に使用したレジスト膜の残渣等
を完全に除去する必要がある。また、パスラインを低抵
抗化するには、八〇（アルミニウム）のような金属を用
いればよいが、Ａ１は化学的強度が弱く、レジスト剥離
液等に侵されやすいため、これを処理する際に種々の制
約が生じる。更に、Ａｌ膜上にプラズマ化学気相成長（
Ｐ−ＣＶＤ）法等による化学成長を行うと、ＡＡと反応
して抵抗が高くなるという問題が生じる。
ゲート電極を形成する際に使用したレジスト膜の残渣等
を完全に除去する必要がある。また、パスラインを低抵
抗化するには、八〇（アルミニウム）のような金属を用
いればよいが、Ａ１は化学的強度が弱く、レジスト剥離
液等に侵されやすいため、これを処理する際に種々の制
約が生じる。更に、Ａｌ膜上にプラズマ化学気相成長（
Ｐ−ＣＶＤ）法等による化学成長を行うと、ＡＡと反応
して抵抗が高くなるという問題が生じる。
このようにＡｌを低抵抗層として用いることは現状では
様々な問題があるが、液晶表示装置を大型化、高画質化
するには、パスラインの低抵抗層としてＡｌを使用可能
とすることが強く要望されている。
様々な問題があるが、液晶表示装置を大型化、高画質化
するには、パスラインの低抵抗層としてＡｌを使用可能
とすることが強く要望されている。
従来の低抵抗ゲートパスラインの形成方法を第３図（ａ
） 〜（ｆ）に示す。なお、同図（ａ）、 （ｂ）、
（ｄ）、 （ｅ）は同図（ｃ）、 （ｆ）に示すＡ−Ａ
矢視部所面図である。
） 〜（ｆ）に示す。なお、同図（ａ）、 （ｂ）、
（ｄ）、 （ｅ）は同図（ｃ）、 （ｆ）に示すＡ−Ａ
矢視部所面図である。
ガラス基板１上にゲート電極ＧとなるＴｉ成膜のような
金属膜を成膜し〔同図（ａ）参照〕、これをパターニン
グしてゲート電極ＧとゲートパスラインＧＢを形成する
〔同図（ロ）、（Ｃ）参照〕。
金属膜を成膜し〔同図（ａ）参照〕、これをパターニン
グしてゲート電極ＧとゲートパスラインＧＢを形成する
〔同図（ロ）、（Ｃ）参照〕。
次に低抵抗層となる電極膜としてＡｆｆｉ膜３成膜膜し
〔同図（ｄ）参照〕、これをゲートパスラインＧＢ上に
のみ低抵抗層４として残留させ、その他の部分をエツチ
ング除去する〔同図（ｅ）、 （ｆ）参照〕。
〔同図（ｄ）参照〕、これをゲートパスラインＧＢ上に
のみ低抵抗層４として残留させ、その他の部分をエツチ
ング除去する〔同図（ｅ）、 （ｆ）参照〕。
以上により低抵抗ゲートパスラインＣＢが完成する。
しかし、上記工程により薄膜トランジスタ（ＴＰＴ）マ
トリクスの低抵抗ゲートパスラインを形成しようとする
と、マスクとして用いたレジスト膜の残渣を完全に除去
する為に、レジスト剥離液としてアルカリ溶液あるいは
酸系の溶液を使った場合に、Ａｆｆｉが侵されるという
問題がある。又、絶縁膜をプラズマ化学気相成長（Ｐ−
ＣＶＤ）法により形成する場合に、Ａ２と反応し抵抗が
高くなるという問題がある。
トリクスの低抵抗ゲートパスラインを形成しようとする
と、マスクとして用いたレジスト膜の残渣を完全に除去
する為に、レジスト剥離液としてアルカリ溶液あるいは
酸系の溶液を使った場合に、Ａｆｆｉが侵されるという
問題がある。又、絶縁膜をプラズマ化学気相成長（Ｐ−
ＣＶＤ）法により形成する場合に、Ａ２と反応し抵抗が
高くなるという問題がある。
そこで本発明においては、低抵抗層材料としてＡｌを使
用した場合でも、低抵抗層が化学薬品に侵されることの
ない、また、Ｐ−ＣＶＤ法による成膜を行なっても八〇
との反応を生じることない低抵抗ゲートパスラインの構
造を提供することを目的とする。
用した場合でも、低抵抗層が化学薬品に侵されることの
ない、また、Ｐ−ＣＶＤ法による成膜を行なっても八〇
との反応を生じることない低抵抗ゲートパスラインの構
造を提供することを目的とする。
第１図（ａ）、 （ｂ）は本発明の構成説明図で、（ａ
）は平面図、（ｂ）は（ａ）のＢ−Ｂ矢視部断面図であ
る。
）は平面図、（ｂ）は（ａ）のＢ−Ｂ矢視部断面図であ
る。
本発明は、一列に並んだ複数のゲート電極Ｇを共通に接
続するゲートパスラインＣＢを、絶縁性基板１上に形成
したストライプ状の低抵抗層と、これを完全に覆う高融
点金属層との２層構造とした。
続するゲートパスラインＣＢを、絶縁性基板１上に形成
したストライプ状の低抵抗層と、これを完全に覆う高融
点金属層との２層構造とした。
上述の如く低抵抗層は高融点金属で完全に覆われている
ため、レジストの剥離工程及びｐ−ｃｖＤ法等による成
膜工程で侵されることがなく、表面に露出して上記処理
にさらされる高融点金属は、上記処理で薬品に侵された
り、Ｐ−ＣＶＤ工程で影口を受けることがないので、低
抵抗ゲートパスラインを安定して形成し得る。
ため、レジストの剥離工程及びｐ−ｃｖＤ法等による成
膜工程で侵されることがなく、表面に露出して上記処理
にさらされる高融点金属は、上記処理で薬品に侵された
り、Ｐ−ＣＶＤ工程で影口を受けることがないので、低
抵抗ゲートパスラインを安定して形成し得る。
以下本発明の一実施例を第２図（ａ）〜（ｆ）により、
その製造方法とともに説明する。なお、同図（ａ）。
その製造方法とともに説明する。なお、同図（ａ）。
ら）、 （ｄ）、 （ｅ）は、（Ｃ）、げ）のＣ−Ｃ矢
視部の断面図である。
視部の断面図である。
まず、ガラス基板１上にＡ２膜３を５０ｎｍ程の厚さに
スパッタリング法により成膜する〔同図（ａ）参照〕。
スパッタリング法により成膜する〔同図（ａ）参照〕。
次いで上記Ａ２膜３をストライプ状にバターニングして
、低抵抗層１０を形成する〔同図（ｂ）、 （Ｃ）参照
〕。
、低抵抗層１０を形成する〔同図（ｂ）、 （Ｃ）参照
〕。
その上にスパッタリング法により、高融点金属膜として
例えばＴｉ膜２を５０ｎｍ程の厚さに成膜する〔同図（
ｄ）参照〕。
例えばＴｉ膜２を５０ｎｍ程の厚さに成膜する〔同図（
ｄ）参照〕。
上記Ｔｉ膜２の不要部をエツチング除去して、図示した
ように低抵抗層１０の上面および側面を被覆するととも
にゲート電極Ｇを導出した高融点金属膜１１を形成する
〔同図（ｅ）、 （ｆ）参照〕。
ように低抵抗層１０の上面および側面を被覆するととも
にゲート電極Ｇを導出した高融点金属膜１１を形成する
〔同図（ｅ）、 （ｆ）参照〕。
以上により、絶縁性基板１上に形成された低抵抗層１０
を下層とし、これを被覆する高融点金属膜１１を上層と
する２層構造のゲートパスラインＣＢが得られる。更に
、上層の高融点金属膜１１はゲートパスライン部のみな
らず、ゲートパスラインから導出されるゲート電極Ｇを
併せそなえた形状にパターニングする。
を下層とし、これを被覆する高融点金属膜１１を上層と
する２層構造のゲートパスラインＣＢが得られる。更に
、上層の高融点金属膜１１はゲートパスライン部のみな
らず、ゲートパスラインから導出されるゲート電極Ｇを
併せそなえた形状にパターニングする。
以上により本発明に係る低抵抗化したゲートパスライン
ＣＢおよびこれに接続するゲート電極Ｇが得られる。
ＣＢおよびこれに接続するゲート電極Ｇが得られる。
この後の工程は、通常の逆スタガード型薄膜トランジス
ターの製造工程に従って進めてよく、その途中工程で、
レジストの剥離工程における化学薬品処理およびＰ−Ｃ
ＶＤ法による成膜工程で、上記低抵抗化したゲートパス
ラインＣＢは、前述したように侵されることがない。従
って本発明によれば、低抵抗パスラインをそなえたＴＰ
Ｔを安定して製作できる。
ターの製造工程に従って進めてよく、その途中工程で、
レジストの剥離工程における化学薬品処理およびＰ−Ｃ
ＶＤ法による成膜工程で、上記低抵抗化したゲートパス
ラインＣＢは、前述したように侵されることがない。従
って本発明によれば、低抵抗パスラインをそなえたＴＰ
Ｔを安定して製作できる。
なお、上記一実施例では高融点金属膜１１の材料とじて
Ｔｉを使用した例を説明したが、これ以外に、Ｃｒ、Ｔ
ａ、Ｎｉ−Ｃｒ、Ｍｏ等を使用することができる。
Ｔｉを使用した例を説明したが、これ以外に、Ｃｒ、Ｔ
ａ、Ｎｉ−Ｃｒ、Ｍｏ等を使用することができる。
以上説明した如く本発明によれば、低抵抗パスラインを
有する薄膜トランジスタマトリクスを、安定且つ容易に
製作できる。
有する薄膜トランジスタマトリクスを、安定且つ容易に
製作できる。
第１図（ａ）、（ハ）は本発明の構成説明図、第２図（
ａ）〜（ｆ）は本発明の詳細な説明図、第３図（ａ）〜
（ｆ）は従来のＴＰＴの問題点説明図である。 図において、Ｉは絶縁性基板（ガラス基板）、２はＴｉ
ｌり、３はＡｆ膜、１０は低抵抗層、１１は高融点金属
膜、Ｇはゲート電極、ＧＢはゲートパスラインを示す。 ）Ｎに＝−／ 本発明／ｌ端戊ｔ！Ｖ ｆｆ、ｆｆ ｆｆｉ第１図 不発呵−り恰例説２８ガ Ｃ６東めＴＦ丁肉向メｐ臭討θガ閣
ａ）〜（ｆ）は本発明の詳細な説明図、第３図（ａ）〜
（ｆ）は従来のＴＰＴの問題点説明図である。 図において、Ｉは絶縁性基板（ガラス基板）、２はＴｉ
ｌり、３はＡｆ膜、１０は低抵抗層、１１は高融点金属
膜、Ｇはゲート電極、ＧＢはゲートパスラインを示す。 ）Ｎに＝−／ 本発明／ｌ端戊ｔ！Ｖ ｆｆ、ｆｆ ｆｆｉ第１図 不発呵−り恰例説２８ガ Ｃ６東めＴＦ丁肉向メｐ臭討θガ閣
Claims (1)
- 【特許請求の範囲】 絶縁性基板（１）上に、ゲート電極（Ｇ）を下層側にソ
ース及びドレイン電極を上層側に配置してなる複数の逆
スタガード型の薄膜トランジスタをマトリクス配設した
構成において、 前記一列に並んだ複数のゲート電極（Ｇ）を共通に接続
するゲートバスライン（ＧＢ）を、前記絶縁性基板（１
）上に形成したストライプ状の低抵抗層（１０）と、そ
れを完全に覆う高融点金属膜（１１）との２層構造とし
たことを特徴とする薄膜トランジスタマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP427489A JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP427489A JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184824A true JPH02184824A (ja) | 1990-07-19 |
| JPH07113726B2 JPH07113726B2 (ja) | 1995-12-06 |
Family
ID=11579963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP427489A Expired - Lifetime JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113726B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001332738A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 薄膜半導体装置、液晶表示装置及びエレクトロルミネッセンス表示装置 |
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-
1989
- 1989-01-10 JP JP427489A patent/JPH07113726B2/ja not_active Expired - Lifetime
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| JP2018138994A (ja) * | 1999-04-12 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| JP2007139954A (ja) * | 2005-11-16 | 2007-06-07 | Seiko Epson Corp | アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器 |
| JP2019054283A (ja) * | 2008-05-16 | 2019-04-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10580797B2 (en) | 2008-05-16 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11133332B2 (en) | 2008-05-16 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11646322B2 (en) | 2008-05-16 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having conductive oxide electrode layers in direct contact with oxide semiconductor layer |
| US12300702B2 (en) | 2008-05-16 | 2025-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage capacitor having pixel electrode, directly stacked conductive layer, and insulating layer interposed between them, wherein the stacked conductive layers extending towards the gate and source wirings/lines |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113726B2 (ja) | 1995-12-06 |
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