JPH01227128A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH01227128A JPH01227128A JP63053401A JP5340188A JPH01227128A JP H01227128 A JPH01227128 A JP H01227128A JP 63053401 A JP63053401 A JP 63053401A JP 5340188 A JP5340188 A JP 5340188A JP H01227128 A JPH01227128 A JP H01227128A
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- gate
- liquid crystal
- electrode
- crystal display
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- Physics & Mathematics (AREA)
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- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は液晶表示装置に関し、特にＴＦＴアレイを用
いた液晶表示装置において、大面積化及び高解像度化を
行う際のゲート電極配線の断線欠陥、及びゲート電極配
線とソース電極配線との交差部分における短絡欠陥の低
減に関するものである。
いた液晶表示装置において、大面積化及び高解像度化を
行う際のゲート電極配線の断線欠陥、及びゲート電極配
線とソース電極配線との交差部分における短絡欠陥の低
減に関するものである。
液晶表示装置は通常２枚の対向基板の間に液晶などの表
示材料が挟持され、この表示材料に電圧を印加する方法
で構成される。この際、少なくとも一方の基板にマトリ
ックス状に配列した画素電極を設け、これらの画素を選
択的に動作させるために各画素毎にＦＥＴ（Ｔ！ｌ界効
果トランジスタ）等の非線形特性を有する能動素子を設
けている。
示材料が挟持され、この表示材料に電圧を印加する方法
で構成される。この際、少なくとも一方の基板にマトリ
ックス状に配列した画素電極を設け、これらの画素を選
択的に動作させるために各画素毎にＦＥＴ（Ｔ！ｌ界効
果トランジスタ）等の非線形特性を有する能動素子を設
けている。
従来のこの種の装置としては、第５図、第６図。
第７図に示すようなものがあり、第５図は従来法により
形成した液晶表示装置のＴＦＴアレイの部分平面図ミ第
６図及び第７図はそれぞれ第５図のＤ−Ｄ’ 部及びＥ
−Ｅ’ 部の断面図である。殿において、１は透明絶縁
基板、２はゲート電橋及び配線、３はソース電極及び配
線、４はドレイン電極、５は画素電極、６はゲート！！
！縁膜、７は半導体層、８はパッシベーション膜、９は
遮光膜、１０はドレイン電極と画素電極とのコンタクト
部、１１は画素電極と同時形成したゲート配線である。
形成した液晶表示装置のＴＦＴアレイの部分平面図ミ第
６図及び第７図はそれぞれ第５図のＤ−Ｄ’ 部及びＥ
−Ｅ’ 部の断面図である。殿において、１は透明絶縁
基板、２はゲート電橋及び配線、３はソース電極及び配
線、４はドレイン電極、５は画素電極、６はゲート！！
！縁膜、７は半導体層、８はパッシベーション膜、９は
遮光膜、１０はドレイン電極と画素電極とのコンタクト
部、１１は画素電極と同時形成したゲート配線である。
一般に、液晶表示装置等に用いられるＴＦＴアレイのゲ
ート電橋は、通常、耐熱性の高いＣｒ等の高融点金属が
用いられるが、大画面、高解像度化を行うには配線抵抗
による信号の減衰、遅れ等を防止するため、膜厚を厚く
し、低抵抗化を図る必要がある。しかし、膜厚を厚くす
るとＣｒ等の高融点金属は膜の応力のためにクラックな
どの発生確率が高（なる。また、高解像化、大画面化に
ともなう微細配線化、配線長の増大のためにゴミ等によ
るパターニング不良等による断線が発生し、歩留りの低
下を招くといった欠点がある。このような欠点を克服す
るため、従来の液晶表示装置のＴＦＴアレイでは、第５
図、第６図、第７図に示すように、最初の画素電極５形
成時に同時に透明導電膜からなる画素電極材料でゲート
配′！Ｍｌｌを形成し、次いで、ゲート配線１１上にゲ
ート配線１１を覆うように本来のゲート電極及び配ｖＡ
２を形成してゲート配線を２層化する方法が行われてき
た。
ート電橋は、通常、耐熱性の高いＣｒ等の高融点金属が
用いられるが、大画面、高解像度化を行うには配線抵抗
による信号の減衰、遅れ等を防止するため、膜厚を厚く
し、低抵抗化を図る必要がある。しかし、膜厚を厚くす
るとＣｒ等の高融点金属は膜の応力のためにクラックな
どの発生確率が高（なる。また、高解像化、大画面化に
ともなう微細配線化、配線長の増大のためにゴミ等によ
るパターニング不良等による断線が発生し、歩留りの低
下を招くといった欠点がある。このような欠点を克服す
るため、従来の液晶表示装置のＴＦＴアレイでは、第５
図、第６図、第７図に示すように、最初の画素電極５形
成時に同時に透明導電膜からなる画素電極材料でゲート
配′！Ｍｌｌを形成し、次いで、ゲート配線１１上にゲ
ート配線１１を覆うように本来のゲート電極及び配ｖＡ
２を形成してゲート配線を２層化する方法が行われてき
た。
従来の液晶表示装置は上述のように、ゲート配線を２層
化し、ゲート配線とソース配線の交差部分に画素電極材
料によるゲート配線が存在するように構成しているので
、画素電極材料中のゴミや段差部分等の影響によりゲー
ト配線とソース配線′との短絡が発生し、歩留りの低下
を招くといった問題点があった。
化し、ゲート配線とソース配線の交差部分に画素電極材
料によるゲート配線が存在するように構成しているので
、画素電極材料中のゴミや段差部分等の影響によりゲー
ト配線とソース配線′との短絡が発生し、歩留りの低下
を招くといった問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ソース配線とゲート配線との交差部における
ゲート配線とソース配線との線間短絡欠陥を増加させる
ことなく、ゲート配線の断線欠陥を低減できるＴＦＴア
レイを有する液晶表示装置を提供することを目的とする
。
たもので、ソース配線とゲート配線との交差部における
ゲート配線とソース配線との線間短絡欠陥を増加させる
ことなく、ゲート配線の断線欠陥を低減できるＴＦＴア
レイを有する液晶表示装置を提供することを目的とする
。
この発明に係る液晶表示装置は、ＴＦＴアレイ基板のゲ
ート電極配線を、ゲート電極配線とソース電極配線との
交差部分を除く部分においては画素電極材料の透明導電
膜と本来のゲート電極配線材料の導体膜の２層構造とし
、かつ、ゲート電極配線とソース電極配線との交差部分
においては導体膜の単層構造としたものである。
ート電極配線を、ゲート電極配線とソース電極配線との
交差部分を除く部分においては画素電極材料の透明導電
膜と本来のゲート電極配線材料の導体膜の２層構造とし
、かつ、ゲート電極配線とソース電極配線との交差部分
においては導体膜の単層構造としたものである。
この発明の液晶表示装置においては、ゲート配線とソー
ス配線との交差部分以外の部分においてゲート配線が透
明導電膜と導体膜の２層構造となり、また、ゲート配線
とソース配線との交差部分では本来のゲート配線による
導体膜の単層構造となるので、ゲート配線とソース配線
との交差部分でのゲート配線とソース配線との線間短絡
を増加させることなくゲート配線の断線を低減させるこ
とが可能となり、歩留りが向上する。
ス配線との交差部分以外の部分においてゲート配線が透
明導電膜と導体膜の２層構造となり、また、ゲート配線
とソース配線との交差部分では本来のゲート配線による
導体膜の単層構造となるので、ゲート配線とソース配線
との交差部分でのゲート配線とソース配線との線間短絡
を増加させることなくゲート配線の断線を低減させるこ
とが可能となり、歩留りが向上する。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による液晶表示装置のＴＦＴ
アレイの部分平面図、第２図、第３図及び第４図は第１
図のＡ−Ａ’部、Ｂ−Ｂ’部、及びｃ−ｃ’部の断面図
を各々示している。図におで、第５図と同一符号は同一
部分を示し、１１はゲート配線とソース配線との交差部
分以外の部分に画素電極と同時形成したゲート配線であ
る。
アレイの部分平面図、第２図、第３図及び第４図は第１
図のＡ−Ａ’部、Ｂ−Ｂ’部、及びｃ−ｃ’部の断面図
を各々示している。図におで、第５図と同一符号は同一
部分を示し、１１はゲート配線とソース配線との交差部
分以外の部分に画素電極と同時形成したゲート配線であ
る。
以下、本実施例の製造方法について説明する。
まず、ガラス等の透明絶縁基板１上にＩＴＯ（Ｉｎｄｉ
ｕｎ＋ Ｔｉｎ ０ｘｉｄｅ ；酸化インジウムスズ膜
）などの透明導電膜をＥ Ｂ （Ｅｌｅｃｔｒｏｎ Ｂ
ｅａｍ ） ７着法等で堆積する。この後、ホトリソグ
ラフィー等の方法で画素電極５と、ゲート配線２とソー
ス配線３との交差部分のこれより少し幅広の部分を除く
部分にアイランド状のゲート配線１１を形成する。
ｕｎ＋ Ｔｉｎ ０ｘｉｄｅ ；酸化インジウムスズ膜
）などの透明導電膜をＥ Ｂ （Ｅｌｅｃｔｒｏｎ Ｂ
ｅａｍ ） ７着法等で堆積する。この後、ホトリソグ
ラフィー等の方法で画素電極５と、ゲート配線２とソー
ス配線３との交差部分のこれより少し幅広の部分を除く
部分にアイランド状のゲート配線１１を形成する。
次にスパッタ等の方法で、Ｃｒ等の金属を堆積し、ゲー
ト電極及びゲート配″！ｌｌＡ２を前記ＩＴＯによるゲ
ート配線１１上にこれより太き（形成する。次にゲー＋
−Ｘ色縁膜６となる５１ｘＮ＜または５ｉＯｚ等、及び
半導体層７となる水素化アモルファスシリコン（ａ−３
ｉ；Ｈ）等を連続してプラズマＣＶＤ法等により全面に
堆積する。次いで、半導体層７をアイランド状に形成し
、ゲート絶縁膜６に画素電極５を接続するためのコンタ
クトホールの形成を行う。次にＡｌなどの金属膜を堆積
し、ソース電極及びソース配線３とドレイン電極４を形
成する。次に、パッシベーション膜８として５ｉｒＮ４
またはＳｉＯ□等を堆積する。そして−括して画素電極
５上のゲート絶縁膜６及びパッシベーション膜８を除去
する。次に半導体層７を形成した部分の上方にへ２等を
堆積して遮光膜９を形成する。
ト電極及びゲート配″！ｌｌＡ２を前記ＩＴＯによるゲ
ート配線１１上にこれより太き（形成する。次にゲー＋
−Ｘ色縁膜６となる５１ｘＮ＜または５ｉＯｚ等、及び
半導体層７となる水素化アモルファスシリコン（ａ−３
ｉ；Ｈ）等を連続してプラズマＣＶＤ法等により全面に
堆積する。次いで、半導体層７をアイランド状に形成し
、ゲート絶縁膜６に画素電極５を接続するためのコンタ
クトホールの形成を行う。次にＡｌなどの金属膜を堆積
し、ソース電極及びソース配線３とドレイン電極４を形
成する。次に、パッシベーション膜８として５ｉｒＮ４
またはＳｉＯ□等を堆積する。そして−括して画素電極
５上のゲート絶縁膜６及びパッシベーション膜８を除去
する。次に半導体層７を形成した部分の上方にへ２等を
堆積して遮光膜９を形成する。
このようにして形成したＴＦＴアレイ基板と、透明導電
膜及びカラーフィルタ等を有する対向基板との間に液晶
等の表示材料を挟持し、本発明の液晶表示装置を完成す
る。
膜及びカラーフィルタ等を有する対向基板との間に液晶
等の表示材料を挟持し、本発明の液晶表示装置を完成す
る。
上記構成のＴＦＴアレイを備えた液晶表示装置は、ゲー
ト配線２とソース配線３との交差部分以外のすべての部
分において、ゲート配線を２層化しており、しかもパタ
ーニングを別々に行っているため、いずれかの配線にク
ラックあるいはゴミ等によるパターニング不良が発生し
たとしても他方の配線で接続がなされており、断線欠陥
は生じない。しかもゲート配線２とソース配線３との交
差部分は従来のゲート配！ｌ！２の単層構造となってい
るため、ゲート配ｖＡｌｌ上のゴミなどによるゲート電
極配線とソース電極配線との短絡欠陥も生じない。従っ
て、本発明では掻めて表示欠陥の少ない、大面積、高解
像度の液晶表示装置を、高歩留りで得ることができる。
ト配線２とソース配線３との交差部分以外のすべての部
分において、ゲート配線を２層化しており、しかもパタ
ーニングを別々に行っているため、いずれかの配線にク
ラックあるいはゴミ等によるパターニング不良が発生し
たとしても他方の配線で接続がなされており、断線欠陥
は生じない。しかもゲート配線２とソース配線３との交
差部分は従来のゲート配！ｌ！２の単層構造となってい
るため、ゲート配ｖＡｌｌ上のゴミなどによるゲート電
極配線とソース電極配線との短絡欠陥も生じない。従っ
て、本発明では掻めて表示欠陥の少ない、大面積、高解
像度の液晶表示装置を、高歩留りで得ることができる。
なお、上記実施例では半導体層７には水素化アモルファ
スシリコン膜を用いたが、これは多結晶シリコン膜でも
よい。
スシリコン膜を用いたが、これは多結晶シリコン膜でも
よい。
また、上記実施例では、ゲート電極配線２の透明導電膜
としてはＣｒを用いたが、これはＣｒの他に、Ｔａ、Ｔ
ｉ、Ｎｉ−Ｃｒ、Ｍｏ、Ａｌ−３ｉ等からなる金属でも
よい。
としてはＣｒを用いたが、これはＣｒの他に、Ｔａ、Ｔ
ｉ、Ｎｉ−Ｃｒ、Ｍｏ、Ａｌ−３ｉ等からなる金属でも
よい。
また、上記実施例ではソース電極配線３七ゲート電極配
線２との交差部近傍にはＴＦＴからなる半導体層７を１
つ設けるように構成したが、複数個を並列に設けるよう
に構成してもよい。
線２との交差部近傍にはＴＦＴからなる半導体層７を１
つ設けるように構成したが、複数個を並列に設けるよう
に構成してもよい。
以上のように本発明の液晶表示装置によれば、ゲート配
線とソース配線との交差部分以外の部分にアイランド状
に透明導電膜からなる画電極材料でゲート配線を形成し
、次いで、導体膜により本来のゲート電極及び配線を形
成することにより、ゲート配線とソース配線との交差部
分以外の部分においてはゲート配線を２層構造、また、
ゲート配線とソース配線との交差部分においてはゲート
配線を単層構造としたので、ゲート配線とソース配線と
の交差部分の線間短絡を防止でき、しかも、ゲート配線
の断線を低減でき、高歩留りを実現できる効果がある。
線とソース配線との交差部分以外の部分にアイランド状
に透明導電膜からなる画電極材料でゲート配線を形成し
、次いで、導体膜により本来のゲート電極及び配線を形
成することにより、ゲート配線とソース配線との交差部
分以外の部分においてはゲート配線を２層構造、また、
ゲート配線とソース配線との交差部分においてはゲート
配線を単層構造としたので、ゲート配線とソース配線と
の交差部分の線間短絡を防止でき、しかも、ゲート配線
の断線を低減でき、高歩留りを実現できる効果がある。
第１図は本発明の一実施例による液晶表示装置のＴＦＴ
アレイの部分平面図、第２図は第１図のＡ−Ａ’部の断
面図、第３図は第１図のＢ−Ｂ“部の断面図、第４図は
第１図のｃ−ｃ’ 部の断面図、第５図は従来の液晶表
示装置のＴＦＴアレイの部分平面図、第６図は第５図の
Ｄ−Ｄ’ 部の断面図、第７図は第５図のＥ−Ｅ’部の
断面図である。 １は透明絶縁性基板、２はゲート電極及び配線、３はソ
ース電極及び配線、４はドレイン電極、５は画素電極、
６はゲート絶縁膜、７は半導体層、８はパッシベーショ
ン膜、９は想光膜、１０はドレイン電極と画素電極との
コンタクト部分、１１は画素電極と同時形成したゲート
配線である。 なお図中同一符号は同−又は相当部分を示す。
アレイの部分平面図、第２図は第１図のＡ−Ａ’部の断
面図、第３図は第１図のＢ−Ｂ“部の断面図、第４図は
第１図のｃ−ｃ’ 部の断面図、第５図は従来の液晶表
示装置のＴＦＴアレイの部分平面図、第６図は第５図の
Ｄ−Ｄ’ 部の断面図、第７図は第５図のＥ−Ｅ’部の
断面図である。 １は透明絶縁性基板、２はゲート電極及び配線、３はソ
ース電極及び配線、４はドレイン電極、５は画素電極、
６はゲート絶縁膜、７は半導体層、８はパッシベーショ
ン膜、９は想光膜、１０はドレイン電極と画素電極との
コンタクト部分、１１は画素電極と同時形成したゲート
配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）透明絶縁性基板上に、 複数のゲート電極配線と、 該ゲート電極配線と交差するように形成された複数のソ
ース電極配線と、 上記ゲート電極配線とソース電極配線との交差部の近傍
に配置された、少なくとも１個の非線型特性を持つ薄膜
トランジスタ（以下、ＴＦＴと略す）と、 該ＴＦＴのドレイン電極に接続された透明導電膜である
表示電極とを備えてなるＴＦＴアレイ基板を有するとと
もに、 透明導電膜を有する対向電極基板と、 上記ＴＦＴアレイ基板と対向電極基板との間に挟持され
た液晶材料とを有する液晶表示装置において、 上記ＴＦＴアレイ基板のゲート電極配線は、該ゲート電
極配線と上記ソース電極配線との交差部分を除く部分に
おいては上記透明導電膜と導体膜の２層構造とし、かつ
上記ゲート電極配線とソース電極配線との交差部分にお
いては導体膜の単層構造としたことを特徴とする液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5340188A JP2695424B2 (ja) | 1988-03-07 | 1988-03-07 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5340188A JP2695424B2 (ja) | 1988-03-07 | 1988-03-07 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227128A true JPH01227128A (ja) | 1989-09-11 |
| JP2695424B2 JP2695424B2 (ja) | 1997-12-24 |
Family
ID=12941806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5340188A Expired - Fee Related JP2695424B2 (ja) | 1988-03-07 | 1988-03-07 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695424B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184824A (ja) * | 1989-01-10 | 1990-07-19 | Fujitsu Ltd | 薄膜トランジスタマトリクスの製造方法 |
| JPH03118520A (ja) * | 1989-09-29 | 1991-05-21 | Sharp Corp | 薄膜トランジスタアレイ |
| JPH04186233A (ja) * | 1990-11-21 | 1992-07-03 | Toshiba Corp | マトリックスアレイ基板 |
| JP2012191008A (ja) * | 2011-03-10 | 2012-10-04 | Sony Corp | 表示装置および電子機器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105582A (ja) * | 1984-10-29 | 1986-05-23 | 富士通株式会社 | 薄膜トランジスタマトリツクスとその製造方法 |
| JPS6265468A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS62205390A (ja) * | 1986-03-06 | 1987-09-09 | 株式会社東芝 | 表示装置用基板 |
| JPS62288882A (ja) * | 1986-06-09 | 1987-12-15 | アルプス電気株式会社 | 薄膜トランジスタの製造方法 |
| JPS639977A (ja) * | 1986-07-01 | 1988-01-16 | Citizen Watch Co Ltd | 薄膜トランジスタ |
-
1988
- 1988-03-07 JP JP5340188A patent/JP2695424B2/ja not_active Expired - Fee Related
Patent Citations (5)
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| JP2012191008A (ja) * | 2011-03-10 | 2012-10-04 | Sony Corp | 表示装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695424B2 (ja) | 1997-12-24 |
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