JPH02184933A - 論理回路シミュレーション方式 - Google Patents
論理回路シミュレーション方式Info
- Publication number
- JPH02184933A JPH02184933A JP1005142A JP514289A JPH02184933A JP H02184933 A JPH02184933 A JP H02184933A JP 1005142 A JP1005142 A JP 1005142A JP 514289 A JP514289 A JP 514289A JP H02184933 A JPH02184933 A JP H02184933A
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- JP
- Japan
- Prior art keywords
- lsi
- delay
- output
- circuit
- circuit simulation
- Prior art date
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路のシミュレーション装置に
関し、特に既存の高密度集積回路等を含む論理回路のシ
ミュレーション方式に関する。
関し、特に既存の高密度集積回路等を含む論理回路のシ
ミュレーション方式に関する。
近年の半導体技術・コンピュータ技術の進歩により論理
シミュレーションが一般化するに従い、大規模回路シミ
ュレーション、特にＬＳＩを含んだ回路シミュレーショ
ンに対する要求が高まっている。
シミュレーションが一般化するに従い、大規模回路シミ
ュレーション、特にＬＳＩを含んだ回路シミュレーショ
ンに対する要求が高まっている。
従来、論理シミュレーションを行う際にはソフトウェア
で記述されたデバイスモデルが必要である。しかし、マ
イクロプロセッサ等の大規模ＬＳＩのモデルをソフトウ
ェアで記述するのは困難であり、その開発工数を考える
と不可能に近く、たとえ開発したとしても評価が難しく
シミュレーションにも多大な時間を要する。このような
問題を解決する手段として実際のディジタル素子をデバ
イスモデルとして使用する方法がある。
で記述されたデバイスモデルが必要である。しかし、マ
イクロプロセッサ等の大規模ＬＳＩのモデルをソフトウ
ェアで記述するのは困難であり、その開発工数を考える
と不可能に近く、たとえ開発したとしても評価が難しく
シミュレーションにも多大な時間を要する。このような
問題を解決する手段として実際のディジタル素子をデバ
イスモデルとして使用する方法がある。
例えば特公昭６１−３６２６２号公報に示されているよ
うな論理回路シミュレーション方式がある。この論理回
路シミュレーション方式は、デジタル回路は既存のもの
を実装し、それ以外の回路シミュレーションを汎用コン
ピュータ等により形成し、汎用コンピュータ等により形
成された回路シミュレーションの出力ノードの状態をデ
ジタル回路の入力端子に与え、その出力端子に現われる
出力信号をバッファリングし、該バッファリングされた
出力信号を前記回路シミュレーションの入力ノードへの
刺激とすることを特徴とする。その際の遅延情報は実際
のデジタル回路から抽出している。
うな論理回路シミュレーション方式がある。この論理回
路シミュレーション方式は、デジタル回路は既存のもの
を実装し、それ以外の回路シミュレーションを汎用コン
ピュータ等により形成し、汎用コンピュータ等により形
成された回路シミュレーションの出力ノードの状態をデ
ジタル回路の入力端子に与え、その出力端子に現われる
出力信号をバッファリングし、該バッファリングされた
出力信号を前記回路シミュレーションの入力ノードへの
刺激とすることを特徴とする。その際の遅延情報は実際
のデジタル回路から抽出している。
また、もう１つの従来技術として、遅延情報を汎用計算
機にあらかじめ登録された遅延定義ファイルから抽出す
る方式もある。
機にあらかじめ登録された遅延定義ファイルから抽出す
る方式もある。
〔発明が解決しようとする課題〕
上述した従来の論理回路シミュレーション方式は実際の
デジタル回路から遅延情報を抽出しているので、ワース
トケースでのシミュレーションができない、すなわち回
路の遅延のばらつきがシミュレーション結果に影響を与
えるという欠点がある。
デジタル回路から遅延情報を抽出しているので、ワース
トケースでのシミュレーションができない、すなわち回
路の遅延のばらつきがシミュレーション結果に影響を与
えるという欠点がある。
また、遅延情報を汎用計算機にあらかじめ登録された遅
延定義ファイルから抽出する方式は実際のデジタル回路
の出力変化点をとらえていないので、グリッジ等のノイ
ズを検出できない。したがってデジタル回路の全ての遅
延情報を定義しなければならず、遅延情報定義ファイル
作成に多大な労力を必要とするという欠点がある。
延定義ファイルから抽出する方式は実際のデジタル回路
の出力変化点をとらえていないので、グリッジ等のノイ
ズを検出できない。したがってデジタル回路の全ての遅
延情報を定義しなければならず、遅延情報定義ファイル
作成に多大な労力を必要とするという欠点がある。
本発明の論理回路シミュレーション方式は、複数個の回
路素子を含む論理回路をシミュレーションするとき、前
記複数個の回路素子の一部分は既存のＬＳＩを実装し他
の部分は汎用計算機によってシミュレーションする論理
回路シミュレーション方式において、前記汎用計算機に
より計算された回路シミュレーションの出力ノードの状
態の履歴を記憶する手段と、前記出力ノードの履歴を前
記ＬＳＩへ付与する手段と、前記ＬＳＩの出力端子を監
視し前記出力端子に変化が生じた場合に前記履歴を付与
してから変化が生じるまでの遅延情報を抽出する手段と
、前記遅延情報と前記汎用計算機上にあらかじめ用意さ
れた前記ＬＳＩの遅延定義ファイルから遅延時間を決定
する手段と、前記出力端子の出力信号を回路シミュレー
ションの時間単位で、前記遅延時間が経過した後に前記
回路シミュレーションの入力ノードへの刺激とする手段
とを有する。
路素子を含む論理回路をシミュレーションするとき、前
記複数個の回路素子の一部分は既存のＬＳＩを実装し他
の部分は汎用計算機によってシミュレーションする論理
回路シミュレーション方式において、前記汎用計算機に
より計算された回路シミュレーションの出力ノードの状
態の履歴を記憶する手段と、前記出力ノードの履歴を前
記ＬＳＩへ付与する手段と、前記ＬＳＩの出力端子を監
視し前記出力端子に変化が生じた場合に前記履歴を付与
してから変化が生じるまでの遅延情報を抽出する手段と
、前記遅延情報と前記汎用計算機上にあらかじめ用意さ
れた前記ＬＳＩの遅延定義ファイルから遅延時間を決定
する手段と、前記出力端子の出力信号を回路シミュレー
ションの時間単位で、前記遅延時間が経過した後に前記
回路シミュレーションの入力ノードへの刺激とする手段
とを有する。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例のブロック図である。同図に
おいて論理回路シミュレーション方式は汎用計算機１と
、制御回路２と、入力レジスタ３と、ＬＳＩ４と、出力
レジスタ５と、遅延定義ファイル６と、入力状態値記憶
メモリ７とを有する。
おいて論理回路シミュレーション方式は汎用計算機１と
、制御回路２と、入力レジスタ３と、ＬＳＩ４と、出力
レジスタ５と、遅延定義ファイル６と、入力状態値記憶
メモリ７とを有する。
汎用計算機１はＬＳＩ４を除いた回路シミュレーション
をソフトウェア的に実行し、ＬＳＩ４への出力ノードに
変化が生じた時にＬＳＩアクセス１０１を出力する。ま
た、メモリアクセス１０８を出力し、遅延情報１０９と
ＬＳＩ４の変化出力１０２からＬＳＩ４の動作を決定す
る。
をソフトウェア的に実行し、ＬＳＩ４への出力ノードに
変化が生じた時にＬＳＩアクセス１０１を出力する。ま
た、メモリアクセス１０８を出力し、遅延情報１０９と
ＬＳＩ４の変化出力１０２からＬＳＩ４の動作を決定す
る。
制御回路２はＬＳＩアクセス１０１を入力し、ビン番号
、入力状態値を識別してメモリアクセス１１０を出力し
、そして入力状態値記憶メモリ７から入力履歴１１１を
入力し、コントロール１０３及びアクセスコントロール
１０４を出力する。
、入力状態値を識別してメモリアクセス１１０を出力し
、そして入力状態値記憶メモリ７から入力履歴１１１を
入力し、コントロール１０３及びアクセスコントロール
１０４を出力する。
入力レジスタ３は、コントロール１０３及びアクセスコ
ントロール１０４を入力し、駆動出力１０５を出力する
。
ントロール１０４を入力し、駆動出力１０５を出力する
。
ＬＳＩ４はコントロール１０３．駆動出力１０５を入力
し、応答出力１０６を出力する。
し、応答出力１０６を出力する。
出力レジスタ５はコントロール１０３を入力してＬＳＩ
４の応答出力１０６を監視し、その出力に変化が生じた
場合に変化出力をラッチし、シミュレーション起動後か
らの時間情報と共に変化出力１０７を出力する。
４の応答出力１０６を監視し、その出力に変化が生じた
場合に変化出力をラッチし、シミュレーション起動後か
らの時間情報と共に変化出力１０７を出力する。
遅延定義ファイル６は個々の素子の遅延情報を管理し、
アクセス１０８を入力すると遅延情報１０９を出力する
。ＬＳＩ４が遅延定義ファイルに定義されていない動作
を行った場合、遅延情報１０９の代りに変化出力１０２
に含まれる値が使用される。
アクセス１０８を入力すると遅延情報１０９を出力する
。ＬＳＩ４が遅延定義ファイルに定義されていない動作
を行った場合、遅延情報１０９の代りに変化出力１０２
に含まれる値が使用される。
入力状態値記憶メモリ７はＬＳＩ４の個々の入力ビンの
入力状態値を管理し、メモリアクセス１１０を入力して
該当する入力ビンの入力履歴１１１を出力する。
入力状態値を管理し、メモリアクセス１１０を入力して
該当する入力ビンの入力履歴１１１を出力する。
本発明の論理回路シミュレーション方式は、複数個の回
路素子を含む論理回路をシミュレーションするとき、前
記複数個の回路素子の一部分は既存のＬＳＩを実装し他
の部分は汎用計算機によってシミュレーションする論理
回路シミュレーション方式において、前記汎用計算機に
より計算された回路シミュレーションの出力ノードの状
態の履歴を記憶する手段と、前記出力ノードの履歴を前
記ＬＳＩへ付与する手段と、前記ＬＳＩの出力端子を監
視し前記出力端子に変化が生じた場合に前記履歴を付与
してから変化が生じるまでの遅延情報を抽出する手段と
、前記遅延情報と前記汎用計算機上にあらかじめ用意さ
れた前記ＬＳＩの遅延定義ファイルから遅延時間を決定
する手段と、前記出力端子の出力信号を回路シミュレー
ションの時間単位で、前記遅延時間が経過した後に前記
回路シミュレーションの入力ノードへの刺激とする手段
とを有するので、ワーストケースでのシミュレーション
やグリッジノイズの検出を可能とし、全ての遅延情報を
定義する必要がなく、遅延定義ファイルの作成が容易で
あるという効果がある。
路素子を含む論理回路をシミュレーションするとき、前
記複数個の回路素子の一部分は既存のＬＳＩを実装し他
の部分は汎用計算機によってシミュレーションする論理
回路シミュレーション方式において、前記汎用計算機に
より計算された回路シミュレーションの出力ノードの状
態の履歴を記憶する手段と、前記出力ノードの履歴を前
記ＬＳＩへ付与する手段と、前記ＬＳＩの出力端子を監
視し前記出力端子に変化が生じた場合に前記履歴を付与
してから変化が生じるまでの遅延情報を抽出する手段と
、前記遅延情報と前記汎用計算機上にあらかじめ用意さ
れた前記ＬＳＩの遅延定義ファイルから遅延時間を決定
する手段と、前記出力端子の出力信号を回路シミュレー
ションの時間単位で、前記遅延時間が経過した後に前記
回路シミュレーションの入力ノードへの刺激とする手段
とを有するので、ワーストケースでのシミュレーション
やグリッジノイズの検出を可能とし、全ての遅延情報を
定義する必要がなく、遅延定義ファイルの作成が容易で
あるという効果がある。
第１図は本発明の一実施例を示す論理回路シミュレーシ
ョン方式のブロック図である。 １・・・汎用計算機、２・・・制御回路、３・・・入力
レジスタ、４・・・ＬＳＩ、５・・・出力レジスタ、６
・・・遅延定義ファイル、７・・・入力状態値記憶メモ
リ。
ョン方式のブロック図である。 １・・・汎用計算機、２・・・制御回路、３・・・入力
レジスタ、４・・・ＬＳＩ、５・・・出力レジスタ、６
・・・遅延定義ファイル、７・・・入力状態値記憶メモ
リ。
Claims (1)
- 複数個の回路素子を含む論理回路をシミュレーションす
るとき、前記複数個の回路素子の一部分は既存のＬＳＩ
を実装し他の部分は汎用計算機によってシミュレーショ
ンする論理回路シミュレーション方式において、前記汎
用計算機により計算された回路シミュレーションの出力
ノードの状態の履歴を記憶する手段と、前記出力ノード
の履歴を前記ＬＳＩへ付与する手段と、前記ＬＳＩの出
力端子を監視し前記出力端子に変化が生じた場合に前記
履歴を付与してから変化が生じるまでの遅延情報を抽出
する手段と、前記遅延情報と前記汎用計算機上にあらか
じめ用意された前記ＬＳＩの遅延定義ファイルから遅延
時間を決定する手段と、前記出力端子の出力信号を回路
シミュレーションの時間単位で、前記遅延時間が経過し
た後に前記回路シミュレーションの入力ノードへの刺激
とする手段とを有することを特徴とする論理回路シミュ
レーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005142A JPH02184933A (ja) | 1989-01-11 | 1989-01-11 | 論理回路シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005142A JPH02184933A (ja) | 1989-01-11 | 1989-01-11 | 論理回路シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02184933A true JPH02184933A (ja) | 1990-07-19 |
Family
ID=11603054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005142A Pending JPH02184933A (ja) | 1989-01-11 | 1989-01-11 | 論理回路シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02184933A (ja) |
-
1989
- 1989-01-11 JP JP1005142A patent/JPH02184933A/ja active Pending
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