JPH02184946A - キヤツシユ・バイパス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はキャッシュ及びより低速の記憶装置の間のデー
タの緩衝記憶、特にバッファからホストにデータを直接
に供給する装置及び方法に関する。

Ｂ、従来技術及びその問題点 極めて高速にデータをプロセッサに供給するため長期に
わたって記憶キャッシュが使用されている。データが供
給される速度、及びキャッシュの価格はどちらも上昇し
ているので、大きなキャッシュの取得は高価である０通
常、キャッシュはより低速のランダム・アクセス・メモ
リ例えば大容量主記憶装置とプロセッサの間に設置され
る。従来技術のシステムでは、小容量のバッファがキャ
ッシュと主記憶装置の間に設置されているものがある。

米国特許第４１８９７７０号及び同第３８２００７８号
に開示されているように、データをキャッシュに書込む
と同時にプロセッサに供給するためにバッファが使用さ
れている。このように、プロセッサはデータがキャッシ
ュに書込まれるまで待たなくてもよい、この方法は、バ
ッファからキャッシュへのデータの書込みが終るまで、
キャッシュはそれ以上の記憶要求について引き続き動作
できないのが欠点である。

キャッシュに関連した他の問題は動作不能になるキャッ
シュの部分を含むことである。もし主記憶装置内の記憶
の範囲に対応するキャッシュの部分が故障すれば、キャ
ッシュはその記憶の範囲については動作しない、このよ
うな場合、米国特許第３８００２９２号、同第４４６４
７１７号及び同第３８２００７８号並びに”キャッシュ
再構成（ｃａｃｈｅ　Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ
）、Ｉ８Ｍ　Ｔ、ＤＢ　Ｖｏｌ、２３．Ｎｏ、９゜１９
８１年２月に開示されているように、キャッシュの故障
部分は除外され使用されない、該ＩＢＭ　ＴＤＢでは、
キャッシュの予備の部分が写像され故障した部分を置き
換えることができる。しかしながら、使用可能な予備の
部分がなくなれば、該キャッシュは使用できない。

Ｃ１発明の概要 キャッシュ及びより低速の記憶装置の間でバッファが用
いられる。プロセッサがデータを要求すると、キャッシ
ュが検査され、データが既にキャッシュにあるかどうか
を調べる。もしないならば、データの要求はより低速の
記憶装置に送られる。

バッファはより低速の記憶装置からデータを受取り、デ
ータを要求したプロセッサに供給する。もしプロセッサ
からの別個の記憶要求についてキャッシュが動作中でな
ければ、バッファはデータをキャッシュに供給して記憶
させる。前記要求からキャッシュが解放されると、バッ
ファからキャッシュにデータが書込まれる。

後続の要求に対応するデータをバッファが保持していれ
ば、バッファは前記データを供給することができる。こ
れは、もし同じデータの要求が生じ、バッファが該デー
タをまだキャッシュに書込んでいなければ起こるかも知
れない、また、何らかの理由で、より低速の領域からの
データを保持できるキャッシュの領域がもし動作不能で
あれば紀きることもある。このように、バッファはミニ
キャッシュとして動作する。

本発明は従来技術に比し幾つかの利点を有する。

最初に５より低速の記憶装置からバッファが受取ったデ
ータは直ちにキャッシュに書込む必要がないから、キャ
ッシュはプロセッサからの他の読取り又は書込み要求に
自由にサービスすることができる。データはキャッシュ
が前記能の要求から解放されているときにキャッシュに
書込まれる。これは最適のサービスをプロセッサに提供
するようにキャッシュを解放する。

まだキャッシュに書込まれていないデータについてバッ
ファは異なるミニキャッシュとしても動作する。１つの
良好な実施例では、バッファは完全な１ぺ−ジのデータ
を保持するのに十分な大きさである。要求されたデータ
を供給した後、バッファはより低速の記憶装置からの完
全な１ページのデータを含む、このデータはキャッシュ
への書込みを待っている。この期間中、キャッシュ及び
バッファ双方からの更に切迫した要求が満たされる。デ
ータの書込みは遅延されるが、最新（ｍｏｓｔｒｅｃｅ
ｎｔｌｙ　ｕｓｅｄ）のデータのページはまだバッファ
から入手可能である。該ページはたぶん更に要求される
データを含む見込みのあるページである。

本発明のもう１つの利点はキャッシュからデータを読取
る際に誤りが起きる時に生じる。キャッシュ・ディレク
トリは有効なデータを供給していないキャッシュの部分
を追跡する。より低速の記憶装置の部分に対応するキャ
ッシュの全ての部分がもし動作不能であれば、バッファ
は当該部分についてキャッシュに類似の性能を提供する
。システムへの唯一の影響は、良好な実施例でバッファ
はキャッシュ部分よりも小さく、従って完全に動作する
キャッシュが提供する性能を満たさないことである。そ
れでもなおバッファはキャッシュが修理されるまで貴重
な′正常′動作を提供する。

Ｄ、実施例 第１図は多重レベル記憶階層システム１０を示す、ＣＰ
Ｕ　（中央演算処理装置（単にプロセッサとも呼ぶ））
１２は複数のバスによってデータ、アドレス及び命令を
送受する。Ｉバス１４は命令キャッシュ１６とプロセッ
サ１２の間の命令の転送に用いられる。　ＥＡ　（有効
アドレス）バス１８は命令及びデータのアドレスの伝達
に用いられる。

Ｃ（コマンド）バス１９は、参照番号２１で示すエレメ
ントを含むデータ・キャッシュ機構への記憶コマンドの
伝達に用いられる。Ｄ（データ）バス２０はデータ・キ
ャッシュ２２．インページ・バッファ２４及びデータ記
憶バッファ２６に結合される。データ記憶バッファ２６
．インページ・バッファ２４及び命令キャッシュ１６は
全て記憶バス３０を介してメモリ２８に結合される。　
ＣＨＤ／ＡＤＤＲ（コマンド／アドレス）バス３１はデ
ータＤＬＡＴ３４及び命令ＤＬＡＴ３８　（ＤＬＡＴは
ルックアサイド変換機構の略号）からメモリ２８へのコ
マンド及びアドレスの伝達に用いられる。

ユニ・プロセッサとして動作する場合にはメモリ２８は
典型的な主記憶装置に対応し、キャッシュに用いられる
メモリよりもかなり低速である。

もし情報がキャッシュ内にあれば、キャッシュ内のデー
タ及び命令はずっと速くプロセッサ１２に供給される。

この条件はデータ・キャッシュ２２についてはデータ・
ディレクトリ３２及びデータＤＬＡＴ３４によって判定
される。命令キャッシュ１６については命令ディレクト
リ３６及び命令ＤＬＡＴ３８が判定する。

多重プロセッサとして動作する場合には、もう１つのキ
ャッシュ４０が設置され、同様に構成されたプロセッサ
によって共用される。２番目のキャッシュは更に容量の
大きい主記憶装置、メモリ４２に結合される。記憶バス
３０を介したメモリ２８又はキャッシュ４０の間のイン
タフェース（後述）は殆ど同じである。

動作で、プロセッサ１２は命令キャッシュ１６から命令
を取出す、命令は■バス１４によりプロセッサ１２に渡
される。命令を復号した後、プロセッサ１２はＣバス１
９を介して記憶コマンドをデータ・キャッシュ機構２１
に送る。同時に、プロセッサ１２はＥＡババス８により
記憶アドレスをデータ・キャッシュ機構２１に送り出す
、記憶コマンド及びアドレスを受取ると、データ・キャ
ッシュ機構２１はデータＤＬＡＴ３４及びデータ・ディ
レクトリ３２を通じて探索し、要求されたデータがデー
タ・キャッシュ２２にあるかどうかを判定する。もしキ
ャッシュ・ヒツトがあれば、一般にオペランド（命令は
オペランドで動作する）と呼ばれるデータがＤバス２０
によりプロセッサ１２に返送される。キャッシュ・ミス
の場合、データは主記憶装置２８又は第２レベルのキャ
ッシュ４０から得られる。更に、主記憶装置２８の参照
は主記憶装置２８、又はメモリ４２に関連した第２レベ
ルのキャッシュ４０を意味するものとみなされる。

１つの実施例では、６４バイトのデータのライン（ペー
ジとも呼ばれる）はメモリ２８から記憶バス３０を介し
てデータ・キャッシュ機構２１に返送される。良好な実
施例では１ページのデータが転送される。なぜなら次に
要求されるデータも多分同じページに含まれるからであ
る。データのインページを完成するには８転送を要する
。最初の転送はプロセッサ１２が要求したダブルワード
（８，８ビツト・バイト）を含む、データ・キャッシュ
機構２１は最初のデータ転送を受取ると直ちに、受取っ
たデータをＤバス２０を介してプロセッサ１２に返送す
る。同時に、データはインページ・バッファ２４にも書
込まれる。事実、インページ・データの残りは最初にイ
ンページ・バッファ２４に書込まれる。プロセッサ１２
はデータを受取ると直ちに、次の記憶コマンドをデータ
・キャッシュ機構２１に送り始める。データ・キャッシ
ュ機構２１は次の記憶要求を処理する。なぜなら、キャ
ッシュ２２は該インページとは関連づけられていないか
らである。インページ・バッファ２４からのデータは、
データ・キャッシュ機構２１がそれ以上処理すべき記憶
要求がないときだけ、キャッシュ２２に書き戻される。

記憶動作の場合には、プロセッサ１２は記憶されるデー
タをＤパス２０を介してデータ・キャッシュ機構２１に
送る。この場合も、データ・ディレクトリ３２及び変換
機構（データＤＬＡＴ）３４はキャッシュ・ヒツト又は
キャッシュ・ミスを探し、もし該当ページがキャッシュ
にあれば、データはキャッシュ２２及び記憶バッファ２
６に記憶される。もしそれがキャッシュ・ミスであれば
、記憶データは記憶バッファにだけ記憶される。どちら
の場合にも、記憶バス３０が空いている限り、データは
記憶バッファ２６からメモリ２８に書込まれる。これは
記憶バス３０はデータ又は命令のどちらのキャッシュ・
インページ動作にも関連づけられていないことを意味す
る。

記憶動作が開始されると、記憶アドレスは参照番号４６
で示す命令キャッシュ機構に関連した命令記憶バッファ
４４にも書込まれる。これは記憶動作後に取出される全
ての後続する命令とインターロックさせるのに用いられ
る。記憶バッファ４４内の命令取出しアドレスと記憶ア
ドレスを比較し、もし一致すれば、命令キャッシュ１６
にある命令は変更されている。そのとき、該命令は破棄
され、新しい命令がメモリ２８から取出される。

データ・キャッシュ機構２１の場合のように。

命令変換機構（命令ＤＬＡＴ）　３８及びディレクトリ
３６は並行して命令キャッシュ１６でヒツト又はミスを
探索される。もしキャッシュ・ヒツトがあれば、命令バ
ス１４によって命令がプロセッサ１２に渡される。もし
キャッシュ・ミスがあれば、メモリ２８からのインペー
ジが生ずる。６４バイトの命令は記憶バス３０によって
命令キャッシュ１６にインページされる。最初のインペ
ージの転送はプロセッサ１２が要求した命令を含む、そ
して命令は順次にプロセッサ１２に渡される。

１つの実施例ではデータ・キャッシュ２２及び命令キャ
ッシュ１６は同一である。それらの論理的なレイアウト
を第２図に示す、データ・キャッシュ２２は１６にバイ
トの命令から成る。命令キャッシュ１６も１６にバイト
の命令から成る。それらは干渉なしに相互に同時にア・
クセスすることができる。各々のキャッシュはスロット
当り６４ページを有する４つのスロットに分割される。

各ページは６４バイト（８ダブルワード）のデータ又は
命令を含む、更に、データ・キャッシュ２２は６４バイ
トの完全なページ（キャッシュ・ラインとも呼ばれる）
を保持するインページ・バッファ２４も含む。

各キャッシュは対応するディレクトリを通じてアクセス
される。データ・ディレクトリ３２はデータ・キャッシ
ュ２２に対応し命令ディレクトリ３６は命令キャッシュ
１６に対応する。ディレクトリは第３図に示すように４
つのスロットに分割される。スロット当り６４の合同ク
ラスがある。

各合同クラスの各スロットはキャッシュ内のデータのペ
ージのアドレスを識別する。ディレクトリ内の各スロッ
トの内容は合同クラス毎に絶対アドレス・ビット４−１
９を含む、変換機構（３４又は３８）はＥＡババス８の
ビット　１−１９を絶対アドレス・ビット４−１９に写
像する。　ＥＡババス８のビット２０−３１は常に絶対
アドレス・ビット　２０−３１に等しい、変換機構（３
４又は３８）がどのように動作するかは後で説明する。

記憶袋Ｍ２８は絶対アドレスビット４−２８によっての
みアドレス指定される。絶対アドレス・ビット２９−３
１は記憶装置２８のアドレス指定には使用されない、な
ぜなら記憶装置２８は８バイト毎にまとめてアドレス指
定されるからである。絶対アドレスのビット４は記憶装
置２８をアドレス指定する最上位ビットであるから、デ
ィレクトリは記憶装置２８の２５６Ｈバイトまでサポー
トすることができる０合同クラス毎に４セツトの状況ビ
ットもあり、各セットの２つの状況ビットは対応するス
ロットに関連する。状況ビットの各セットは無効（Ｉ）
ビット及び不良（Ｂ）ビットを含む。

■ビットはキャッシュ・ラインの妥当性を表わす。

データ又は命令をプロセッサ１２に返送できるのは当該
ラインのエビットがオフのときだけである。

Ｂビットはキャッシュ・ラインの有用性を表わすのに使
用される。もしＢビットが１にセットされれば、当該ペ
ージの物理位置を決めた回路が不良であり且つ当該ペー
ジは、キャッシュ又はディレクトリ・アレイのどちらに
あっても、もはや使用できないことを表わす。

電源オンの時、全てのＢビットは最初はオフにセットさ
れる。データ・キャッシュ又はそのディレクトリのどち
らかでパリティ検査誤りが検出されると、ハードウェア
割込みが第１図のサポート・プロセッサ４８に故障を知
らせる。サポート・プロセッサはＬＡＮ４９によりサポ
ート・バス・アダプタ５０を介してシステム１０に結合
される。

システム１０とアダプタ５０の間は共用のＤＭＡ（直接
記憶アクセス）接続が使用される。サポート・プロセッ
サ４８は回復マイクロコードを呼出して影響を受けたキ
ャッシュ・ラインを決定し、第４図に示すように故障し
ているキャッシュ・ラインのＢビットをオンにセットす
る。主記憶装置は常にキャッシュ・ページのバックアッ
プ・コピーを有するから、’　ＢＡＤ’の標識を付され
たときのキャッシュ・ラインの喪失はシステム動作の完
全性には影響しない、失われたキャッシュ・ラインを主
記憶装置２８から回復することによりシステムは動作を
続行することができる。サポート・プロセッサ４８に境
界値が維持され、削除されたキャッシュ・ラインの数が
多すぎないかどうかを判定する。サービス延期要求はこ
のような場合に出される。電源オンの時、全てのエビッ
トも最初に１にセットされる。６４バイトのページ全体
のデータ・キャッシュ機構２１への書込みが終ると。

対応するキャッシュ・ページはＩビットがＯにセットさ
れる。これはキャッシュ・ページが有効であることを表
わす。

システムのデータフローの詳細を第５図に示す。

第５図に示す参照番号は第１図の場合と一致する。

プロセッサ１２が取出し動作を開始すると、記憶アドレ
スはＥＡババス８に現われる。　ＥＡババス８はアドレ
ス・ビット　１−３１を有する３１ビット幅である。デ
ータ・キャッシュ機構２１がアドレスを受取ると直ちに
、ビット　１４−１９は変換機構３４のアドレス指定に
用いられ、ビット　２０−２５はディレクトリ３２の合
同クラスのアドレス指定に使用され、ビット２６−２８
はキャッシュのアドレス指定に使用される。ビット　２
９−３１はアドレス指定された２２のキャッシュ・ライ
ンのダブルワードのバイトを識別する。変換機構、ディ
レクトリ及びキャッシュのアクセスは全て並行して行な
われる。変換機構の出力は比較機構６０でＥＡババス８
のアドレス・ビット　１−１３と比較するのに使用され
る。

変換機構３４はアソシアティビティ・クラス当り６４ペ
ージを有する両方向のアソシアティブにより設計される
。変換機構３４の各ページは４にバイトのデータから成
る。２つのアソシアティビティ・クラスのどの出力がＥ
Ａババスアドレス・ビット１−１３と一致しても、その
対応する絶対アドレス、ビット４−１９はディレクトリ
３２からの参照された合同クラスの４つのスロットにあ
る内容（絶対アドレス・ビット４−１９）との比較に用
いられる。

ディレクトリのスロット内の４つのセットのアドレスの
１つが変換機構３４からの絶対アドレスともし一致すれ
ば、スロット・ヒツトが生成される。

同時に、キャッシュ出力からの４つのセットのデータ（
スロット当り８バイト）は全てラッチされる。そして一
致したスロットのデータは６１で選択され、データ・バ
ス２０を介してプロセッサ１２に返送される１合計して
５計算機サイクルがプロセッサ１２内の局所記憶の更新
に使用され、取出しデータは第６図のタイミング図に示
すように命令復号から始まる。

第６図はキャッシュ・ヒツト、換言すれば、要求された
データがキャッシュ内にある場合のタイミング図である
。実行される活動は図の左欄に、サイクル番号は図の上
部に表示されている。プロセッサ１２は先ずサイクル１
で命令を復号しオペランド又はデータを識別する。命令
復号から生ずる記憶コマンドはサイクル２でＣバス１９
に乗せられ、サイクル３でＣバスＲＥＧＩにラッチされ
る。

バスＲＥＧＩは変換機構３４、ディレクトリ３２及びキ
ャッシュ２２に配設される。サイクル２で、記憶アドレ
スが生成され、ＥＡババス８に現われる、サイクル３で
、変換機構３４、ディレクトリ３２及びキャッシュ２２
は該アドレスによりアクセス中である。データはサイク
ル４でデータ・バス２０に現われ、サイクル５でプロセ
ッサ１２によりデータ・レジスタから受取られラッチさ
れる。

、ぐ　、５ 変換機構３４からの絶対アドレスがディレクトリ３２の
参照された合同クラスからのどの１つのスロットとも一
致しない場合、又はもし一致したスロットはあるが、一
致したスロットのエビットないしはＢビットのどちらか
がオンであれば、キャッシュ・ミスは比較機構／制御袋
ｗ６０により生成される。所望のデータの開始アドレス
を含むインページ要求が変換機構３４によりＣＭＤ／Ａ
ＤＤＲバス３１を介して記憶装置２８に送られる。記憶
装置２８はそのアクセスを制御する適切な制御回路を含
み、６４バイトのデータのライン即ちページをデータ・
キャッシュ機構２１に戻すことによりインページ要求に
応答する。記憶装置２８内の実際のページ境界にかかわ
らず、要求されたデータが最初に戻され、そしてページ
の残りが送られ。

続いて要求されたデータまでのページが開始される、デ
ータ・キャッシュ機構２１は最低使用頻度（ｌｅａｓｔ
　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ）に基づいて動作し、４
つのスロットのうちのどの１つがキャッシュ・ラインを
記憶するかを決定する。記憶装置２８とデータ・キャッ
シュ機構２１の間の記憶バス３０が唯一の８バイト幅で
あるから、インページを終了するためには８つの転送即
ちサイクルが必要である。

記憶装置２８からデータ・キャッシュ機構２１へのデー
タの最初の転送は常にプロセッサ１２が要求したデータ
を含む、データ・キャッシュ機構２１はデータの最初の
転送を受取ると直ちに、データ・バス２０を介してデー
タをプロセッサ１２に返送する。

第７図はキャッシュ・ミスのタイミング図を示す、タイ
ミングはサイクル４までは第６図のタイミングと同様で
ある。サイクル４でデータがデータ・バス２０に現われ
る代りに、インページ要求が行なわれる。サイクル１２
で、データの最初の８バイト、　ｎｖｏが記憶装置２８
から記憶バス３０に現われ、後続するサイクルに連続８
バイトの一団となって現われる。サイクル１３で、Ｄｖ
Ｏは第５図のインページ・レジスタ６２に書込まれ、サ
イクル１４で、インページ・バッファ２４に書込まれる
。サイクル１４で、　ＤＷＯはデータ・バス２０にも現
われ、前と同様にプロセッサ１２が受取る。クワド・ワ
ード（Ｏｖ）がインページ・バッファ２４からキャッシ
ュ２２に一度に１つずつ書き戻される。

８バイトのデータがプロセッサ１２に返送されると、残
りのデータをインページする動作がまだ続いていても、
データ・キャッシュ機構２１は次の記憶要求の処理を始
めることができる。キャッシュ２２は１つのポート・ア
レイで構成されている。よって、インページ・データを
記憶し且つ同時に次の記憶要求を処理することはできな
い、全てのインページ・データは最初にインページ・バ
ッファ２４に書込まれるから、それ以上の記憶要求はな
い、即ちキャッシュがそれ以上使用中にならない限り、
該データはそこに留まることができる。そしてインペー
ジ・バッファからのインページ・データはキャッシュに
書き戻される。インページ・データがキャッシュに書き
戻される前に同じページに対して別の取出し要求がもし
あれば。

要求されたデータはインページ・バッファからアクセス
され、直ちにプロセッサに返送される。インページ・バ
ッファ制御ブロック６４は要求されたデータの絶対アド
レス・ビット４−２８を含み。

比較機構／制御装置６０によりインページ・バッファ２
４内のデータの状況及び識別を決定するのに使用される
。比較機構／制御装置６０はインページ・バッファ制御
ブロック６４からの絶対アドレス・ビット４−２８を選
択された変換機構３４の出力からの絶対アドレス・ビッ
ト４−１９及びＥＡババス８のビット２０−２８と比較
し、要求されたデータがインページ・バッファ２４にあ
るかどうかを判定する。

インページ・バッファ制御ブロック６４にはインページ
・バッファ２４の無効ビットもある。もしインページ・
バッファ２４からの全てのデータがまだキャッシュ２２
に書き戻されていなければ、無効ビットはＯにセットさ
れる。全てのデータがインページ・バッファ２４からキ
ャッシュ２２に書き戻された後、無効ビットは１にセッ
トされる。

インページ・バッファ２４からのデータをプロセッサ１
２に返送できるのは無効ビットがＯのときだけである。

もしプロセッサ１２の要求が同じページ−なおインペー
ジ動作中であるが、まだインページ・バッファにはない
−に属するならば、プロセッサは該データがインページ
・バッファに書込まれるまで待つ、そしてインページ・
バッファは比較機構／制御装置６０によって選択され、
要求されたデータを供給する。インページ・バッファ及
びその制御の詳細は第９図及び第１０図に関連して後で
説明する。最後に、インページ・バッファからの全ての
データがキャッシュの選択されたスロットに書き戻され
ると、ディレクトリ３２は変換機構３４からの絶対アド
レスにより更新される。更新されたスロットの■ビット
は、もし既にＯであればそのままである。■ビットは、
もしまだＯでなければ０にセットされる。　ＬＲＵペー
ジ置換ルーチンは、１に等しいＢビットを持つスロット
は選択しない。

第８図は取出しＡ及び取出しＢの２つの連続する取出し
動作を示すタイミング図である。取出しＡはキャッシュ
・ミスを生成し取出しＢはキャッシュ・ヒツトを生成す
る。取出しＢは既にキャッシュのスロットにあるデータ
か、又は取出しＡのために検索されたページに含まれた
データであるかも知れない、取出しＢはサイクル１４で
開始される。サイクル１５で、プロセッサ１２内の局所
記憶は取出しＡに対応するデータにより更新され。

サイクル１６で、取出しＢに対応するデータにより更新
される０本発明のインページ・バッファなしには、取出
しＢはサイクル２４まで開始することさえできず、１サ
イクル後にディレクトリが取出しＡに関して更新され、
局所記憶はサイクル２６までは更新されない、インペー
ジ・バッファにより１０サイクルの性能の利得が得られ
る。

合同クラスの４つのスロットが全て正の不良Ｂビットを
含む場合にはそれ以上の性能の利得が得られる０通常、
当該合同クラスの読取り要求毎にキャッシュ・ミスが生
成されているであろう、しかしながら、改良されたイン
ページ・バッファにより、最初のミスに続いて、記憶装
置２８に対し取出し要求が出される。そしてインページ
・データはインページ・バッファ２４にだけ書込まれる
。

インページ・データはキャッシュには書き戻されない、
もし同じライン即ちページが後の要求で参照中であれば
、プロセッサ１２はインページ・バッファ２４から直ち
に該データを取得可能である。

もしキャッシュ全体が不良ならば、インページ・バッフ
ァはミニキャッシュのように動作し、もしインページ・
バッファに要求されたデータが常駐していれば、該要求
されたデータをプロセッサ１２に直接供給する。

記憶動作はデータ・キャッシュ又はそのディレクトリ内
の破局的な誤りによる影響は受けない。

全てのプロセッサ開始の記憶動作で、記憶データは記憶
バッファに記憶され、キャッシュを完全にバイパスする
。もし記憶動作がインページ・バッファ内の同じライン
をアクセスすれば、即ち変換機構３４の出力の絶対アド
レス・ビット４−１９及びＥＡババス８のビット２０−
２５がインページ・バッファ制御ブロック６４からの絶
対アドレス・ビット４−２５に一致すれば、インページ
・バッファ制御ブロック６４内のインページ・バッファ
２４の無効ビットは１にセットされる。結局、変更され
たラインは記憶装置２８にフラッシュされる。もし当該
ラインが再びアクセスされれば、記憶装置２８からのイ
ンページ動作が起こり、要求されたラインはインページ
・バッファに記憶される。

インページ・バッファ制御は後続の記憶要求の処理を延
期させないように設計される。８バイトのデータがプロ
セッサに送られた後、データ・キャッシュ機構２１は、
同時にインページ・データの残りを受取る間に、もう１
つの記憶要求の処理に使用可能である。インページ・バ
ッファは全てのデータがキャッシュ・アレイに書込まれ
るまで該データを含む、インページ・バッファからの７
レイの書込みは他の記憶要求がないときにだけ許可され
る。データがデータ・キャッシュに書込まれる前に同じ
ページに対するもう１つの取出し要求がもしあれば、該
データはインページ・バッファ自身からアクセスされる
。ちなみにインページ・バッファは別のスロットとみな
すことができる。

第９図はデータ・キャッシュ機構２１の詳細なブロック
図を示す、この場合も、参照番号は第１図と一致する。

記憶取出し要求を復号すると、同じタイム・スロットで
スロット・レジスタ８２及びインページ・バッファ・レ
ジスタ８４にデータがラッチされる。ラッチＤＣ５）ｌ
（０：３）　８６及びＤＩＢＧ８８はレジスタ８２及び
８４のどちらがプロセッサ１２にデータを供給するかを
決定するのに使用される。もしラッチの１つだけが活動
状態なら、適切なレジスタが選択される。もし記憶要求
がキャッシュ・ミスなら、６４バイトのインページ要求
が記憶装置２８に送られる。６４バイトのデータは最初
、要求された８バイトのデータで始まる８バイトを記憶
バスに一度に戻される。データはインページ・レジスタ
６２にラッチされ、プロセッサ１２に送られ、インペー
ジ・バッファ２４に記憶される。そして６４バイトの残
りがインページ・バッファに記憶されつつある間に次の
記憶コマンドが処理される。

記憶要求が復号されつつある間は、インページ・バッフ
ァからのデータはキャッシュ２２に記憶されない、もし
インページ・バッファの取出し要求がヒツトであれば、
ＤＩＢＧラッチ８８は活動状態となり、インページ・バ
ッファ・レジスタ８４からのデータを選択し、プロセッ
サ１２に返送する。

もしインページ・バッファの書込み動作がヒツトであれ
ば、インページ・バッファからのデータをキャッシュ・
アレイに書き戻してから該書込み動作を実行できる。も
しもう１つの取出し要求がキャッシュ・ミスを生じるな
ら、インページ・バッファ内のデータでキャッシュ・ア
レイが更新されてから、要求された取出しミスのデータ
が記憶バス３０を介して到着する。もしインページされ
つつある取出し要求があり且つ記憶バッファにアドレス
指定されたラインのエントリもあるならば、インページ
されたデータでキャッシュ・アレイが直ちに更新され且
つ記憶バッファの合併が起こる。

この動作の詳細は米国特許出願第２９１８０５号（１９
８８年１２月２９日出［）に記載されている。

前記３つの状態はキャッシュ・アレイが直ちに更新を要
するケースに過ぎない、他の場合には。

空きサイクルが得られるまでデータはインページ・バッ
ファに留まる。１つの空きサイクルで１６バイトのデー
タがインページ・バッファからキャッシュ・アレイに転
送される。完全なラインは４サイクルで転送される。デ
ータをインページ・バッファからキャッシュ・アレイに
転送する最悪のケースはそれ以上の記憶要求がないとき
である。

そのケースでは５データは８バイト幅の記憶バスを介し
て８サイクルでキャッシュ・アレイに送ることができる
。

・ぺ−ぐ゛・バ・ 第１０図（インページ・バッファとキャッシュの間の相
互接続を示す）及び第１１図（インページ・バッファの
論理的なレイアウトを示す）によりインページ・バッフ
ァの動作を詳細に説明する。

インページ・バッファ２４は８つのダブルワード・レジ
スタ及び、各レジスタをアドレス指定しデータを多重化
するために使用されるロジックを含む、そのサイズは記
憶装置２８から転送されるページ・サイズと互換性を持
つように選択される。

以下の実施例では、バッファは２ペ一ジ以上を保持する
ことができる。この実施例で、インページ・バッファ制
御ブロック６４はこれらのページのアドレスの各々を追
跡しなければならない。

第１０図で、もしインページ・バッファにデータがあれ
ばそれを検索するために、前記アドレスがインページ・
バッファをアドレス指定するのに使用される。このアド
レスはキャッシュ・ミスがあるかどうかを判定するため
にも使用される。インページ・バッファからキャッシュ
にデータを転送するのに１６バイト幅のバスが使用され
る。取出し動作からのデータがインページ・バッファに
あるとき、プロセッサ１２にデータを転送するのに８バ
イト幅のデータ・バスが使用される。全ての取出し及び
記憶要求は、前記要求の信号が活動状態のサイクルで、
データがキャッシュに書込まれるのを阻止する。インペ
ージ・バッファからのデータがキャッシュに書き戻され
るのを阻止するのにキャッシュ不書込み信号が用いられ
る。参照された合同クラスの全ての４つの不良ビットが
オンであることをディレクトリ３２が表わすとき。

キャッシュ不書込み信号は活動状態である。書込み中の
データのアドレスをキャッシュ・アレイに通知するのに
インページ・アドレスが使用される。

取出し動作中、比較機構／制御装置によってセットされ
且つ５つの異なるダブルワード間で選択するのに使用さ
れる５つのラッチがある。これらのラッチはＤＣ３Ｈ（
０：３）　　（４つの異なるスロットを表わす）及びＤ
ＩＢＧ　（要求され取出されたデータがインページ・バ
ッファにあるときに用いられる）である、もしデータが
キャッシュ又はインページ・バッファにあれば、取出し
動作中、これらのうちの１つだけが活動状態である。も
しミスがあれば、５つのラッチは全てＯになる。もし４
つのスロットが全て不良であり、且つインベージ・バッ
ファがミニキャッシュとして使用中であるならば。

第１のサイクルでＤＩＢＧラッチはミスを表わすＯにセ
ットされ、第２のサイクルでＤＣ５１１ラッチは全ての
スロットが不良であることを表わす１にセットされる。

インベージ動作の間に、ダブルワード毎に次々と、イン
ページ・バッファにデータが書込まれる。

記憶装置からの最初のダブルワードはプロセッサが要求
したものであり、インページ・レジスタにラッチされる
１次のサイクルで、最初のダブルワードが正しいダブル
ワード、・レジスタにラッチされると同時に、後続のダ
ブルワードがインページ・レジスタにラッチされる。正
しいレジスタは、第１２図でアドレッシング・ポインタ
から生成されるＳＶ、Ｌ−人一〇〜５ＥＬ−八一７とし
て示されたアドレス選択ラインにより決定さ扛る。アド
レッシング・ポインタはアドレス（プロセッサはこのア
ドレスからデータを要求する）の値に初期設定される。

データを受取ると、ポインタは次にラッチされるダブル
ワードに！ｌ！１整される。有効なインページ・データ
がある限り、ポインタはダブルワードが選択される所与
のアドレスにあり、残りは全てそれら自身にフィードバ
ックされる。

第１１図のインページ・バッファ２４は８つのグループ
のレジスタから成り、各グループは８バイトのデータを
構成する。これらのレジスタはインページ・レジスタか
ら正しい順序でデータをロードされるので、正しいアド
レス位置と一致する。

次に、それ以上の記憶要求がないとき、データ及びアド
レスはキャッシュに送られ、データはキャッシュ・アレ
イに記憶される。プロセッサ１２に返送される予定のデ
ータを保持するのに使用さ九る８バイトの出力レジスタ
１０２もある。

データは３つの方法でインページ・バッファからアクセ
スできる。第１の方法はインページ・バッファからプロ
セッサへの直接アクセスである。

これは最初のダブルワードについてだけ可能である。第
２の方法はインページに続く全ての取出しで行なわれ、
キャッシュ及びインページ・バッファはどちらも取出し
のアドレスでアクセスされる。

もし取出しのアドレスがインページ・バッファで一致す
れば、当該ダブルワードはプロセッサに返送される。デ
ータがアクセスされる第３の方法は、データ・キャッシ
ュに送られる所与のグツド・ワード（ｑｕａｄ　ｗｏｒ
ｄ）をアクセスする２つのビット・ポインタによって行
なわれる。これはデータ・キャッシュがまだ記憶要求に
サービスしていないときにだけ起こることがある。第１
３図はグツド・ワード選択を示す。

インページ・バッファ２４は８つのダブルワード・レジ
スタ及びロジックと共に示される。ロジックはインペー
ジ・レジスタから適切なダブルワード・レジスタへ、及
び適切なダブルワード・レジスタから出力レジスタ八、
又は適切なグツド・ワードからキャッシュへのデータの
流れを制御する。インページ・バッファ・ロジック内の
３ビツト・ポインタはキャッシュに送る特定のダブルワ
ードを示すのに使用される。入力レジ７．タロ２は記憶
装置から送ら才したデータをラッチし、それをインペー
ジ・バッファに渡す、入力レジスタは要求されたダブル
ワードを適切なプロセッサに送るのにも使用される。出
力レジスタ１０２はデータを。

それを適切なプロセッサに返送する前に、保持するのに
使用される。もし取出し要求のデータがインページ・バ
ッファにあれば、出力レジスタに取込まれる正しいダブ
ルワードを選択するのに該アドレスが使用される。

Ｅ１発明の効果 」二連のごとく、本発明の構成によればプロセッサによ
るデータ処理において効率のよいデータ転送が可能にな
る。

【図面の簡単な説明】

第１図は本発明に従ってへソファを組込む多重レベル記
憶サブシステムのブロック図である。 第２図は第１図のサブシステムでのデータ・キャッシュ
の論理的なレイアウトを表わす図である。 第３図は第２図のデータ・キャッシュのデータ・ディレ
クトリの論理的なレイアラ１−を表わす図である。 第４図は第３図のデータ・ディレクトリで不良ビットの
設定を示す流れ図である。 第５図は第１図のサブシステムのキャッシュ及びバッフ
ァ関連のデータフローを示す図である。 第６図はキャッシュ・ヒツトのタイミング図である。 第７図はキャッシュ・ミスのタイミング図である。 第８図はキャッシュ・ヒツトが続くキャッシュ・ミスの
タイミング図である。 第９図は第１図のデータ・キャッシュ及びバッファのブ
ロック図である。 第１０図はバッファとデータ・キャッシュの間の接続を
示す図である。 第１１図はバッファの論理的なレイアウト図である。 第１２図はバッファにデータをローディングするブロッ
ク図である。 第１３図はバッファからキャッシュへのローディングの
ブロック図である。 １０・・・・多重レベル記憶階層システム、１２・・・
・ＣＰＵ、１６・・・・命令キャッシュ、２１・・・・
データ・キャッシュ機構、２２・・・・データ・キャッ
シュ、２４・・・・インページ・バッファ、２６・・・
・データ記憶バッファ、２８・・・・メモリ、３２・・
・・データ・ディレクトリ、３４・・・・データＤＬＡ
Ｔ、３６・・・・命令ディレクトリ、３８・・・・命令
ＤＬＡＴ、４０・・・・キャッシュ、４２・・・・メモ
リ、４４・・・・命令記憶バッファ、４６・・・・命令
キャッシュ機構、４８・・・・サポート・プロセッサ、
５０・・・・サポート・バス・アダプタ、６０・・・・
比較機構、６２・・・・インページ・レジスタ、６４・
・・・インページ・バッファ制御フロック、８２・・・
・スロット・レジスタ、８４・・・・インページ・バッ
ファ、レジスタ、８６・・・・ＤＣ５Ｈ（０：３）　、
　８８・・・・ＤＩＢＧ、１０２・・・・出力レジスタ
。 第１図 第３図 薯６凹 第９図 第１０図 ＄１３図 第１１図

Claims (4)

【特許請求の範囲】
1. （１）キャッシュ・バイパス装置であって、データを記
   憶する記憶装置； 記憶装置アドレスに対応するアドレスを持つ記憶読取り
   及び書込み要求を生成するプロセッサ；前記記憶装置と
   プロセッサの間に結合され、該記憶装置のデータに対す
   る速いアクセスを提供するキャッシュ； プロセッサに結合され、プロセッサから記憶要求を受取
   り、読取要求に対応するデータがキャッシュに記憶され
   ているかどうかを判定し且つそのように記憶されたデー
   タをプロセッサに提供する前記キャッシュを制御する制
   御装置； 前記記憶装置とキャッシュの間に結合され、記憶装置か
   らキャッシュに送られたデータを一時的に記憶するバッ
   ファ手段； データをバッファ手段からプロセッサに転送する手段； データをバッファ手段からキャッシュに転送する手段；
   及び それ以上の記憶要求がもし未定ならバッファ手段からキ
   ャッシュへのデータの転送を禁止する手段を 含むキャッシュ・バイパス装置。
2. （２）多重プロセッサ・システム内にキャッシュ・バイ
   パス能力を持つシステムであって、 データ記憶バッファ； データ・キャッシュ； データ・キャッシュ内のデータを追跡し置き換えるデー
   タ・キャッシュ制御装置； 前記データ・キャッシュに結合されたインページ・バッ
   ファ； 命令記憶バッファ； 前記データ・キャッシュと無関係に動作可能な命令キャ
   ッシュ； 命令キャッシュ内の命令を追跡し置き換える命令キャッ
   シュ制御装置；及び 前記インページ・バッファ、データ記憶バッファ及び命
   令キャッシュに結合された記憶バスを含む第１レベルの
   キャッシュ； を少なくとも１つのプロセッサが持つ多重プロセッサを
   含み； 前記多重プロセッサは各記憶バスに結合された記憶装置
   も持ち、前記記憶装置は多重プロセッサによって共用さ
   れ、各インページ・バッファはプロセッサのデータ・キ
   ャッシュからは入手できないデータを該記憶装置から受
   取り、前記データを前記プロセッサに直接に供給する キャッシュ・バイパス装置。
3. （３）キャッシュ・バイパス装置であって、情報を記憶
   する記憶装置； 記憶装置アドレスに対応するアドレスを持つ読取り要求
   を生成するプロセッサ； 前記記憶装置とプロセッサの間に結合され、前記キャッ
   シュに記憶されている記憶装置情報の速いアクセスを提
   供するキャッシュ； プロセッサに結合され、プロセッサから読取要求を受取
   り、読取要求に対応する情報がキャッシュに記憶されて
   いるかどうかを判定し、そのように記憶された情報をプ
   ロセッサに供給する前記キャッシュを制御する制御装置
   ； 前記記憶装置とキャッシュの間に結合され、記憶装置と
   キャッシュの間の情報を緩衝記憶するためプロセッサに
   直接結合され、要求された情報がキャッシュから入手で
   きない場合にはそこに記憶された情報を直接プロセッサ
   に供給するバッファ手段 を含むキャッシュ・バイパス装置。
4. （４）記憶装置とプロセッサの間にキャッシュを持ち、
   前記記憶装置とキャッシュの間にデータ・バッファを持
   つシステムで前記記憶装置からプロセッサにデータを転
   送する方法であって、 （ａ）データの要求をプロセッサにより生成し、（ｂ）
   要求されたデータについてキャッシュ内を検査し、 （ｃ）要求されたデータについてバッファ内を検査し、 （ｄ）もしデータがキャッシュに記憶されていれば要求
   されたデータをキャッシュから供給し、（ｅ）もしデー
   タがキャッシュから入手できなければ要求されたデータ
   をバッファから供給するステップを含むデータ転送方法
   。