JPH02185062A - 半導体基板バイアス回路 - Google Patents

半導体基板バイアス回路

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JPH02185062A
JPH02185062A JP1256905A JP25690589A JPH02185062A JP H02185062 A JPH02185062 A JP H02185062A JP 1256905 A JP1256905 A JP 1256905A JP 25690589 A JP25690589 A JP 25690589A JP H02185062 A JPH02185062 A JP H02185062A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体基板バイアス回路に係るもので、特に
高集積半導体装贋の安定された基板バイアス電圧を発生
するための半導体基板バイアス回路に係るものである。
一般に、ＭｏＳ回路においては基板バイアスによる次の
ような利点のため、基板バイアス回路を具備させている
。すなわち、ＮＭＯ３ＬＳＩ又はＶＬＳＩチップの基板
に負のＶ□電圧を発生させると、人体効果（ｂｏｄｙ　
ｅｆｆｅｃｔ）　　によるしきい電圧の敏感度を低くす
ることができ、実技は現象電圧を増加させることができ
、拡散対基板容量を基板ドーピングの減少なしに低くす
ることができる。
また、クロックド空乏形トランジスタ（（Ｉｏｃｋｅｄ
ｄｅｐｌｅｔｉｏｎ　ｔｒａｎｓｉｓｔｏｒ）　　のし
きい以下漏洩電流（ｓｕｂｔｈｒｅｓｈｏｌｄ　ｌｅａ
ｋａｇｅ）を低くすることができ、基板の順方向のバイ
アスに対してチップを保護し得る。ここで、基板の順方
向バイアシングはＴＴＬ周辺回路と共通に持つ入力端子
で、電圧アンダーシー−）　（ｕｎｄｅｒｓｈｏｏｔｓ
）　　によるものである（Ｔｈｅｄｅｓｉｇｎ　　ａｎ
ｄ　Ａｎａｌｙｓｉｓ　　ｏｆ　　ＶＬＳＩ　　Ｃ１ｒ
ｃｕｉｔｓ；　　Ｌａｎｃｅ＾、Ｇｌａｓｓｅｒ　ａｎ
ｄ　Ｄａｎｉｅ　Ｗ、Ｄｏｂｂｅｒｐｕｈ１、　１９３
５参照） 一般的なネガティブバイアス電圧を発生する基板バイア
ス回路は、発振器によって所定周波数をもつ交流信号を
発生し、この交流信号を駆動器として増幅する。また、
この駆動器で増幅された交流信号を電荷ポンプに供給す
る。従って、電荷ポンプは基板から接地ノードに電荷を
ポンピングすることにより、基板はネガティブ電圧にバ
イアスされる。
しかし、基板バイアス回路を半導体チップ内に内蔵する
ことにより生じる問題点は、半導体チップの待機状態に
ふいても、基板バイアス回路を継続的に駆動させなけれ
ばならないので、スタンバイ（ｓｔａｎｄ　ｂｙ）電流
が増加される。また、電源電圧の変動又はノイズによっ
て基板バイアス電圧が変動すると、それにつれて素子の
各種の電気的なパラメータが変動される。
その上に半導体チップの集積度が増加することにより、
最近には一つのチップ内に二つ以上の基板バイアス回路
を具備して安定された基板バイアス電圧を供給し得るよ
うにしである。しかし、このような場合には、スタンバ
イ電流がもっと大幅に増加される。
従って、本発明の目的は、上記のような従来技術の問題
点を解決するために、二つ以上のバイアス電圧発生手段
を基板バイアス電圧レベルにより選択的に動作されるよ
うにすることにより、各動作モード状態に適合したバイ
アス電圧を供給し得る半導体基板バイアス回路を提供す
ることにある。
本発明の他の目的は、スタンバイ状態でスタンバイ電流
の消耗を減少させ得る半導体基板バイアス回路を提供す
ることにある。
本発明のまた他の目的は、ＶＬＳＩ半導体チップ上に股
間するのに適合した半導体基板バイアス回路を提供する
ことにある。
上記目的を達成するために、本発明は、基板と接地ノー
ドとの間に互いに並列に接続され、イネーブル時に上記
基板から接地ノードに、又はその逆に電荷をポンピング
して、上記基板をバイアスさせるための第１及び第２基
板バイアシング手段と、上記基板バイアス電圧レベルに
より、上記第１及び第２基板バイアシング手段を選択的
にイネーブルさせるための検出手段を具備してなること
を特徴とする。
以下、添付図面に基づいて、本発明の詳細な説明する。
第１図は本発明による半導体基板バイアス回路の一実施
例のブロック図である。
第１図において、第１及び第２基板バイアシング手段１
０．２０は、各々発振器ｌＯ＾、２０＾、駆動器１０Ｂ
、　２０Ｂ、そして電荷ポンプＩＯＣ，２０Ｃを具備す
る。
上記発振器１０＾、２０＾は、基板バイアスポンプのた
めに通常的に二つの回路形態が使われる。その中の一つ
は、リング発振器である。リング発振器はＮが奇数であ
るＮ段階に構成し、少なくともＮは５以上にしなければ
ならないし、そうでない場合は、電圧振動が極めて小さ
い可能性がある。他の一つは、ＲＣフィルタをループ内
に装置したシ二ミットトリガをリング発振器の代わりに
使用することができる。実際的な面において、発振器の
周波数はシステムのクロックに固定させる。
本発明の一実施例においては、上記発振器１０Ａ。
２０＾は、各々イネーブル端子を持ち、後述する検出手
段３０から供給されるイネーブル信号によって各々イネ
ーブルされる。
上記駆動器１０Ｂ、　２０８は、上記発振器１０＾、２
０＾の各発振勢力を適切な増幅率で増幅させて、後述す
る電荷ポンプＩＯＣ，２０Ｃに各々供給する。
上記電荷ポンプＩＯＣ，２０Ｃは、Ｐ型基板である場合
には基板を負電圧にバイアスさせるために基板から接地
ノードに電荷をポンピングする。電荷ポンプは、通常基
板と接地ノードとの間に順方向に互いに直列に連結され
た二つのダイオードと、上記ダイオードの共通連結点と
、上記駆動器との間に連結される結合キャパシターを具
備する。従って、結合キャパシターを通じて入力される
駆動信号の一半ＲＭの間に共通結合点と基板との間に接
続されたダイオードが“ＯＮ″されて、基板の電荷を結
合キャパシターに充電させ、続いて士卒周期の間に共通
結合点と接地ノードとの間に接続されたダイオードが“
口「されて結合キャパシターに充電された電荷を接地と
して放電させる。
従って、上述の動作の反復で、基板から接地端子に電荷
がポンピングされるようになり、基板は負電圧にバイア
スされる。
上記ダイオードが理想的なダイオードである場合、基板
から接地ノードに出る平均電流は、Ｉ　ａｖ；ΔＶ−Ｃ
−ｆである。
ここで、ΔＶは、基板電圧と基板の理論的な最適値との
間の差電圧である。Ｃは結合キャパシターの容量であり
、ｆは、駆動信号の周波数である。
上記ΔＶが大きい時、すなわち、ポンプが最初に始動す
る時に電流が大きいことを知ることができる。ポンプは
零（ゼロ）と上記最適値との間の全ての基板電圧で動作
されなければならい。
検出手段３０は、基板バイアス電圧レベルが予め設定さ
れたレベルであるか否かを検出して、イネーブル信号出
力端子Ｖｍ＋＋＋、　Ｖａａｚ　に出力する。上記イネ
ーブル信号出力端子Ｖ、□＋ＶＩＩ２　は、各々上記発
振器１０＾、２０＾のイネーブル入力端子に連結される
。
本発明においては、初期の電源投入時、又は素子のアク
ティブサイクルのような基板電圧の変動が大きいながら
、速い基板電圧レベルでの回復が必要な動作領域におい
ては、第１及び第２基板バイアシング手段１０．２０が
同時に動作されるようにし、スタンバイ状態のように、
基板電圧の変動が小さい状態においては、一つの基板バ
イアシング手段のみ動作されるようにし、安定した基板
電圧以上の状態にふいては、基板バイアシング手段１０
゜２０がすべてディスエーブルされるように、上記検出
手段３０の出力信号状態を第１表のように設定する。
すなわち、基板バイアス電圧１−ｖｅａ　１が零（ゼロ
）ないし第１設定レベルＶ　ａｌｌ　ｌ　以内であれば
第１及び第２基板バイアシング手段１０．２０は同時に
イネーブルされる。
第１設定レベルＶｌｌｌ　ないし第２設定レベル以内で
あれば、第１基板バイアシング手段１０はイネーブルさ
れ、第２基板バイアシング手段２０はディスエーブルさ
れる。
第２設定レベル以上であれば、第１及び第２基板バイア
シング手段１０．２０は同時にディスエーブルされる。
第２図は本発明による検出手段の一実施回路図である。
第２図において、検出手段は基板と接地ノードとの間に
各々ドレインとゲートが連結された三つのＰＭＯＳトラ
ンジスタＭ、、Ｍ、、Ｍ、を直列に連結する。また、Ｐ
ＭＯＳ）ランジスタの間の共通連結点Ｎｔ、　Ｎ＊は各
々２段縦続連結されたインバータＩＮＫ。
Ｉ　Ｎ　＊　Ｉｌｌ　（Ｆ　Ｉ　Ｎ　ｓ　、　Ｉ　Ｎ　
４を通じて出力端子Ｖ　ａｌｌ　ｌ　、　Ｖ　Ｉｌｌ　
２に連結する。上記ドレインとゲートが連結されたＰＭ
ＯＳ）ラングＸ　Ｉ　Ｌ、Ｌ、　Ｍｓ　ｉｔ、基板電圧
Ｖ１ｍを分配する。それらの共通連結点Ｎ、、　Ｎ、に
おいては、各々基板電圧の変動により分配された電圧が
示す。分配された電圧は各々２段縦続インバータＩＮ＋
、ＩＮ＊及びｔｉｓ、　ＩＮ４　を通じて論理“０”又
は′″１”状態で出力されてイネーブル信号として供給
される。
ここで、上記共通連結点電圧ＶＮ、、　ＶＨ２はＰＭＯ
Ｓトランジスタの素子形状の大きさを異ならせることに
より、任意の値として設定し得る。また、ＰＭＯＳ）ラ
ンジスタの連結数を増加させて、適切な共通連結点電圧
を設定することもできる。
また、インバータのロジックし合い電圧を素子形状の大
きさと異なるように設定することにより、検出手段３０
の検出レベルを設定し得る。
上記検出手段３Ｇの基板電圧を分配するための手段で、
拡散抵抗又はイオン注入抵抗等で構成し、これらの抵抗
値による分配で検出レベルを設定し得る。上記基板電圧
分配手段は、相異なる分配電圧に対応して、各々別途に
具備することもできる。
第３図は、本発明の他の実施例のブロック図である。第
３図において、第１及び第２基板バイアシング手段４０
．５０が一つの発振器６０から共通に発振信号の供給を
受け、各々の駆動器４０８．５０８が検出手段３０から
イネーブル信号を各々人力として受けるように構成した
ものである。４０Ｃ，５０Ｃは電荷ポンプである。
本発明の実施例においては、Ｐ型基板に対して説明した
が、Ｎ型基板にふいてはポジティブバイアス電圧を供給
し、これに対応する設計変更が要求される。たとえば、
電荷ポンプのダイオード連結方向を逆にするもの等であ
る。
また、検出手段のレベル設定は、本実施例においてはＰ
ＭＯＳを例に挙げて説明したが、ＮＭＯ８または空乏形
ＭＯＳ）ランジスタ等でトランジスタ“ダイオード”連
結構成を通じて構成し得ることも勿論である。
このように、本発明においては、二つ以上の基板バイア
シング手段を具備した半導体装置における基板バイアス
電圧レベルにより、上記基板バイアス手段を選択的に動
作させることにより、各動作モード状態に適合したバイ
アス電圧を供給し得る。従って、大きい基板ポンピング
電流が必要な動作モードにおいては、二つの基板バイア
シング手段を同時に駆動させて、速い時間内に設定バイ
アス電圧に到達されるようにし、スタンバイモード状態
では、一つの基板バイアシング手段のみを駆動させるこ
とによりスタンバイ電流を減少させ得る。したがって、
より安定化された基板バイアス電圧を提供し得る。
【図面の簡単な説明】
第１図は本発明によおる基板バイアス回路の一実施例の
ブロック図、第２図は第１図の検出手段の一実施回路図
、第３図は本発明による基板バイアス回路の他の実施例
のブロック図である。 １０、２０．４０．５０：基板バイアシング手段３０：
検出手段 １０Ａ、　２０＾、６０：発振器 １０Ｂ、　２０８．４０８．５０Ｂ：駆動器１０Ｃ，２
０Ｃ，４０Ｃ，ｓｏｃ：電荷ポンプＭ１〜Ｍ、：ＰＭＯ
３）ランジスタ ＩＮ、〜【Ｎ、：インバータ 特許出顆人　　三星電子　株式會社 代　　理　　人　　　小　　堀　　　益第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 １、基板と接地ノードとの間に互いに並列に接続され、
    イネーブル時に上記基板から接地ノードに、又は逆に電
    荷をポンピングして上記基板をバイアスさせるための第
    １及び第２基板バイアシング手段と、上記基板バイアス
    電圧レベルにより上記第１及び第２基板バイアシング手
    段を選択的にイネーブルさせるための検出手段とを具備
    したことを特徴とする半導体基板バイアス回路。 ２、上記基板はＰ型半導体基板であり、上記第１及び第
    ２基板バイアシング手段は負電圧で基板をバイアスさせ
    ることを特徴とする請求項１に記載の半導体基板バイア
    ス回路。 ３、上記第１及び第２基板バイアシング手段は、外部イ
    ネーブル信号により一定周波数の発振信号を出力する発
    振器、上記発振器の出力を増幅するための駆動器、そし
    て、上記駆動器で増幅された出力信号によって上記基板
    から接地ノードに電荷をポンピングするための電荷ポン
    プを具備したことを特徴とする請求項２に記載の半導体
    基板バイアス回路。 ４、上記検出手段は、上記第１及び第２基板バイアシン
    グ手段の各発振器のイネーブル端子に各々連結され、上
    記基板バイアス電圧レベルが零ないし第１設定レベル以
    内であればすべてイネーブル信号を出力し、第１設定レ
    ベルないし第２設定レベル以内であれば、一つはイネー
    ブル、他の一つはディスエーブル信号を出力し、第２設
    定レベル以上であればすべてディスエーブル信号を出力
    する二つの出力端子を具備したことを特徴とする請求項
    ３に記載の半導体基板バイアス回路。 ５、上記検出手段の設定レベルでは第１設定レベル＜第
    ２設定レベルの条件にしたことを特徴とする請求項４に
    記載の半導体基板バイアス回路。 ６、上記検出手段は、基板バイアス電圧を分配して相異
    なる二つの分配電圧を発生するための電圧分配手段を具
    備したことを特徴とする請求項５に記載の半導体基板バ
    イアス回路。 ７、上記電圧分配手段は基板と接地ノードとの間に互い
    に直列に連結され、各々のゲート及びドレインが連結さ
    れた少なくとも三つ以上のＰＭＯＳトランジスタを具備
    したことを特徴とする請求項１に記載の半導体基板バイ
    アス回路。 ８、上記相異なる二つの分配電圧はＰＭＯＳトランジス
    タの素子の大きさで設定することを特徴とする請求項７
    に記載の半導体基板バイアス回路。 ９、上記相異なる二つの分配電圧はＰＭＯＳトランジス
    タの連結数に設定することを特徴とする請求項７に記載
    の半導体基板バイアス回路。 １０、上記電圧分配手段は基板と接地ノードとの間に互
    いに直列に連結された拡散抵抗に構成したことを特徴と
    する請求項６に記載の半導体基板バイアス回路。 １１、上記相異なる二つの分配電圧は、上記拡散抵抗の
    面抵抗の大きさに設定することを特徴とする請求項６に
    記載の半導体基板バイアス回路。 １２、上記電圧分配手段の分配電圧は、一定なロジック
    しきい電圧を持つ少なくとも一つ以上のインバータを経
    て、上記出力端子に供給することを特徴とする請求項６
    〜１１のいずれかの項に記載の半導体基板バイアス回路
    。 １３、上記設定レベルは、インバータのロジックしきい
    電圧を異ならせて設定することを特徴とする請求項１２
    に記載の半導体基板バイアス回路。 １４、上記第１及び第２基板バイアシング手段は、一つ
    の発振器から発振信号を共通に供給を受け、外部イネー
    ブル信号により発振器の出力を増幅するための増幅器と
    、上記駆動部で増幅された出力信号によって上記基板か
    ら接地ノードに電荷をポンピングするための電荷ポンプ
    を各々具備することを特徴とする請求項２に記載の半導
    体基板バイアス回路。
JP1256905A 1988-12-19 1989-09-30 半導体基板バイアス回路 Expired - Fee Related JPH0783255B2 (ja)

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