JPH02185065A - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
- Publication number
- JPH02185065A JPH02185065A JP1005163A JP516389A JPH02185065A JP H02185065 A JPH02185065 A JP H02185065A JP 1005163 A JP1005163 A JP 1005163A JP 516389 A JP516389 A JP 516389A JP H02185065 A JPH02185065 A JP H02185065A
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- JP
- Japan
- Prior art keywords
- substrate
- layer
- electronic element
- integrated circuit
- optoelectronic integrated
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光電子集積回路の製造方法に関する。
光通信技術の進歩に伴い、その適用分野は基幹伝送系か
ら加入者系・ＬＡＮ・データリング等のシステムへ急速
にひろがりつつある。このような光システムの高速化に
対応する為には、発光素子、光スイツチ光変調器、受光
素子等光素子のより高性能化・高機能化が不可欠である
。
ら加入者系・ＬＡＮ・データリング等のシステムへ急速
にひろがりつつある。このような光システムの高速化に
対応する為には、発光素子、光スイツチ光変調器、受光
素子等光素子のより高性能化・高機能化が不可欠である
。
光素子と電子素子（ダイオード・トランジスタ等）を１
つの基板の集積した光電子集積回路は、これらの光シス
テムの核となるキーデバイスのひとつである。そこで、
低価格・小型・高倍！！σ・無調整化といった集積によ
る基本的利点の他、高速化・高感度化といった光素子の
性能改善、さらには光配線・光交換といった将来の光シ
ステムを支える高機能・新機能デバイスの実現を狙いと
して光電子集積回路の開発が精力的に行われている。
つの基板の集積した光電子集積回路は、これらの光シス
テムの核となるキーデバイスのひとつである。そこで、
低価格・小型・高倍！！σ・無調整化といった集積によ
る基本的利点の他、高速化・高感度化といった光素子の
性能改善、さらには光配線・光交換といった将来の光シ
ステムを支える高機能・新機能デバイスの実現を狙いと
して光電子集積回路の開発が精力的に行われている。
特に、光素子と電子素子を格子定数の異なる異種の材料
で構成した光電子集積回路は、材料）１択の自由度が増
し、回路の高性能化が図れることから近年注目されてい
る。この様な光電子集積回路の例として、例えば寺門他
３名による特願昭６２−０７２０５３号の発明がある。
で構成した光電子集積回路は、材料）１択の自由度が増
し、回路の高性能化が図れることから近年注目されてい
る。この様な光電子集積回路の例として、例えば寺門他
３名による特願昭６２−０７２０５３号の発明がある。
この発明は半絶縁性ＩｎＰ基板上にＩ ｎＰ、Ｉ ｎＧ
ａＡｓ （Ｐ）からなる光素子とＧａＡｓ、ＡｌＧａＡ
ｓからなる電子素子が集積されているものである。光素
子、電子素子共にＩｎＰを主材料とする光電子集積回路
とくらべて、高度なプロセスと回路技術が既に確立して
いるＧ ａ Ａ ｓ系ＩＣ技術をＩｎＰ系光電光電子集
積回路応できることに於いて優れている。
ａＡｓ （Ｐ）からなる光素子とＧａＡｓ、ＡｌＧａＡ
ｓからなる電子素子が集積されているものである。光素
子、電子素子共にＩｎＰを主材料とする光電子集積回路
とくらべて、高度なプロセスと回路技術が既に確立して
いるＧ ａ Ａ ｓ系ＩＣ技術をＩｎＰ系光電光電子集
積回路応できることに於いて優れている。
しかしながら、この従来例に於いては半絶縁性ＩｎＰ基
板上に歪へテロエビタクシ−により、ＩｎＰとの間に３
．７％という大きな格子不整を有するＧａＡｓを成長し
て電子素子を作製している。このためＩｎＰからなる基
板とＧａＡｓからなる電子素子層間に大きなストレスが
生じ基板が反るという問題があった。この反りは２イン
チ基板の中央部と外周部で１０〜１００μｍ程度となる
。この基板を用い通常のホトリソグラフィー技術を使っ
て光電子集積回路を製作すると、マスクパターンの拡が
りによって１μｍ以下の微細パターンを再現性良く、面
内で均一に形成することが困難となる。結果として、光
電子集積回路として十分な素子特性が得られないばかり
でなく、特性の均一性に欠くという欠点を有していた。
板上に歪へテロエビタクシ−により、ＩｎＰとの間に３
．７％という大きな格子不整を有するＧａＡｓを成長し
て電子素子を作製している。このためＩｎＰからなる基
板とＧａＡｓからなる電子素子層間に大きなストレスが
生じ基板が反るという問題があった。この反りは２イン
チ基板の中央部と外周部で１０〜１００μｍ程度となる
。この基板を用い通常のホトリソグラフィー技術を使っ
て光電子集積回路を製作すると、マスクパターンの拡が
りによって１μｍ以下の微細パターンを再現性良く、面
内で均一に形成することが困難となる。結果として、光
電子集積回路として十分な素子特性が得られないばかり
でなく、特性の均一性に欠くという欠点を有していた。
本発明の目的は、これらの欠点を除去し高性能な光電子
集積回路が再現性よく得られる製造方法を提供すること
にある。
集積回路が再現性よく得られる製造方法を提供すること
にある。
前述の問題点を解決し上記目的を達成するために、本発
明が提供する光電子集積回路の製造方法は、基板上に、
光素子及び基板と格子定数の異なる異種の材料で電子素
子を構成する光電子集積回路の製造方法において、前記
基板の反りを防止する為に前記基板の裏面に前記電子素
子層と同種の材料からなる湾曲緩和層を形成する工程を
有することを特徴とするものである。
明が提供する光電子集積回路の製造方法は、基板上に、
光素子及び基板と格子定数の異なる異種の材料で電子素
子を構成する光電子集積回路の製造方法において、前記
基板の反りを防止する為に前記基板の裏面に前記電子素
子層と同種の材料からなる湾曲緩和層を形成する工程を
有することを特徴とするものである。
光素子及び半導体基板と格子定数の異なるｎ種の材料で
電子素子を構成した光電子集積回路において、半導体基
板の裏面上に前記電子素子層と同種の材料からなる湾曲
緩和層を設けることによって基板裏面側も電子素子層形
成側と同じようなストレスが働き、電子素子層による影
響を相殺するため基板の反りをなくすことが可能となる
。
電子素子を構成した光電子集積回路において、半導体基
板の裏面上に前記電子素子層と同種の材料からなる湾曲
緩和層を設けることによって基板裏面側も電子素子層形
成側と同じようなストレスが働き、電子素子層による影
響を相殺するため基板の反りをなくすことが可能となる
。
基板の反りがないため通常のフォトリソグラフィー技術
を使って１μｍ以下の微細電極を再現性よく製作するこ
とが可能となる。従って、本発明の方法の採用により、
ウェハ内で均一性を保ちながら電極の微細化が可能とな
り、トランジスタ等電子素子の高性能化・高歩留り化が
図れ、結果として高性能な光電子集積回路を再現性よく
製作できる。
を使って１μｍ以下の微細電極を再現性よく製作するこ
とが可能となる。従って、本発明の方法の採用により、
ウェハ内で均一性を保ちながら電極の微細化が可能とな
り、トランジスタ等電子素子の高性能化・高歩留り化が
図れ、結果として高性能な光電子集積回路を再現性よく
製作できる。
次に図面を参照して本発明の実施例の製造方法を詳細に
説明する。
説明する。
第１図は実施例の方法で製作された光電子集積回路の断
面図であり、第２図（ａ）〜（ｃ）は、本実施例の光電
子集積回路の製作工程図である。
面図であり、第２図（ａ）〜（ｃ）は、本実施例の光電
子集積回路の製作工程図である。
先ず、ＩｎＰからなる半絶縁性半導体基板１（厚さ３５
０μｍ）上に液相成長法又は気相成長法又は分子線成長
法により、ｎ−ＩｎＰよりなるコンタクト層１１（厚さ
１，５μｍ、キャリア濃度Ｉ Ｘ １０１８ｃｍ−３）
、ｎ −Ｉ ｎＯ，４７Ｇａｇ、５）Ａｓよりなる光
吸収層１２（厚さ３．０μｍ、キャリア濃度５Ｘ１０”
ｃ＋ｎづ）、ＩｎＰよりなるウィンドウ層１３（厚さ１
．３μｍ、キャリア濃度Ｉ Ｘ １０１６ｃｍ−５）を
成長し、光素子層３０とする９次に、Ｓ ｉ ０２より
なるマスクを施しこの光素子層３０をメサストライプ化
し、半絶縁性半導体基板１を露出させる（第２図（ａ）
）。更に、気相成長法又は分子線成長法によりＩｎＰよ
りなる第１の高抵抗層１４（厚さ１，５μｍ、Ｆｅドー
プ）、ＧａＡｓよりなる第２の高抵抗層１５（厚さ１゜
５ｍ、ノンドープ）、ｎ−ＧａＡｓよりなる能動層１６
（厚さ０．３μｍ、キャリア濃度Ｉ Ｘ １０ ”ｃｍ
−’）を成長して電子素子層３１を形成し、ウェハの平
坦化をおこなう。この時ＩｎＰとＧａＡｓの格子不整に
よって半絶縁性半導体基板１が湾曲する（第２図（ｂ）
）。基板１の湾曲をなくするために基板１の裏面に気相
成長法又は分子線成長法によりＧａＡｓよりなる湾曲緩
和層１７（厚さ１．８μｍ、ノンドープ）を成長する（
第２図（Ｃ））。以降、−船釣な製造プロセスで光電子
集積回路が造られる。先ず、能動層１６を選択的にエツ
チング除去して電界効果トランジスタ３を区画する０次
に、５ｉ０２よりなるマスクを用いて光素子層３０のウ
ィンドウ層１３に選択亜鉛拡散を行いｐ形反転領域２４
を形成してＰＩＮフォトダイオード２とする。更に、Ｐ
ＩＮフォトダイオードのｐ形反転領域２４にＡｕＺｎか
らなるｐ電極１８を、ウィンドウ層１３にＡｕＧｅＮｉ
からなるｎ電極１９を形成し、電界効果トランジスタ３
の能動Ｊｉｆｆ１６に、ＡｕＺｎから成るソース電極２
０・ドレイン電極２１ 、Ｔ ｉ ／ Ｐ ｔ ／ Ａ
ｕからなるゲート電極２２を形成し、Ｔ ｉ ／ Ａ
ｕからなる配線２３を施し、個々のチップに分割して
本実施例の光電子集積回路が完成する（第１図）。なお
、第１図では湾曲緩和層を付けた状態を示しているが、
個々のチップに分割する際に湾曲緩和層を取り除いても
よい。
０μｍ）上に液相成長法又は気相成長法又は分子線成長
法により、ｎ−ＩｎＰよりなるコンタクト層１１（厚さ
１，５μｍ、キャリア濃度Ｉ Ｘ １０１８ｃｍ−３）
、ｎ −Ｉ ｎＯ，４７Ｇａｇ、５）Ａｓよりなる光
吸収層１２（厚さ３．０μｍ、キャリア濃度５Ｘ１０”
ｃ＋ｎづ）、ＩｎＰよりなるウィンドウ層１３（厚さ１
．３μｍ、キャリア濃度Ｉ Ｘ １０１６ｃｍ−５）を
成長し、光素子層３０とする９次に、Ｓ ｉ ０２より
なるマスクを施しこの光素子層３０をメサストライプ化
し、半絶縁性半導体基板１を露出させる（第２図（ａ）
）。更に、気相成長法又は分子線成長法によりＩｎＰよ
りなる第１の高抵抗層１４（厚さ１，５μｍ、Ｆｅドー
プ）、ＧａＡｓよりなる第２の高抵抗層１５（厚さ１゜
５ｍ、ノンドープ）、ｎ−ＧａＡｓよりなる能動層１６
（厚さ０．３μｍ、キャリア濃度Ｉ Ｘ １０ ”ｃｍ
−’）を成長して電子素子層３１を形成し、ウェハの平
坦化をおこなう。この時ＩｎＰとＧａＡｓの格子不整に
よって半絶縁性半導体基板１が湾曲する（第２図（ｂ）
）。基板１の湾曲をなくするために基板１の裏面に気相
成長法又は分子線成長法によりＧａＡｓよりなる湾曲緩
和層１７（厚さ１．８μｍ、ノンドープ）を成長する（
第２図（Ｃ））。以降、−船釣な製造プロセスで光電子
集積回路が造られる。先ず、能動層１６を選択的にエツ
チング除去して電界効果トランジスタ３を区画する０次
に、５ｉ０２よりなるマスクを用いて光素子層３０のウ
ィンドウ層１３に選択亜鉛拡散を行いｐ形反転領域２４
を形成してＰＩＮフォトダイオード２とする。更に、Ｐ
ＩＮフォトダイオードのｐ形反転領域２４にＡｕＺｎか
らなるｐ電極１８を、ウィンドウ層１３にＡｕＧｅＮｉ
からなるｎ電極１９を形成し、電界効果トランジスタ３
の能動Ｊｉｆｆ１６に、ＡｕＺｎから成るソース電極２
０・ドレイン電極２１ 、Ｔ ｉ ／ Ｐ ｔ ／ Ａ
ｕからなるゲート電極２２を形成し、Ｔ ｉ ／ Ａ
ｕからなる配線２３を施し、個々のチップに分割して
本実施例の光電子集積回路が完成する（第１図）。なお
、第１図では湾曲緩和層を付けた状態を示しているが、
個々のチップに分割する際に湾曲緩和層を取り除いても
よい。
この様に、光素子及び半導体基板と格子定数の異なる異
種の材料で電子素子を構成した光電子集積回路において
、半導体基板の裏面に前記電子素子層と同種の材料から
なる湾曲緩和層を設けることによって基板の湾曲をなく
すことが可能となる。基板の湾曲がないため通常のフォ
トリソグラフィー技術を使って１μｍ以下の微細電極を
再現性と均一性よく製作することが可能となる。従って
、本発明の方法により、トランジスタの高性能化・高歩
留り化が図れ、結果として高性能な光電子集積回路を再
現性よく製作できる。
種の材料で電子素子を構成した光電子集積回路において
、半導体基板の裏面に前記電子素子層と同種の材料から
なる湾曲緩和層を設けることによって基板の湾曲をなく
すことが可能となる。基板の湾曲がないため通常のフォ
トリソグラフィー技術を使って１μｍ以下の微細電極を
再現性と均一性よく製作することが可能となる。従って
、本発明の方法により、トランジスタの高性能化・高歩
留り化が図れ、結果として高性能な光電子集積回路を再
現性よく製作できる。
尚、上記の実施例に於いては寸法例も示したが、結晶成
長の様子は成長法・条件等で大幅に変化するからそれら
と共に適切な寸法を採用すべきことはいうまでもない。
長の様子は成長法・条件等で大幅に変化するからそれら
と共に適切な寸法を採用すべきことはいうまでもない。
又、電極金属・配線金属の種類に関して制限はない。電
子素子はＧａＡｓ電界効果トランジスタ（ＭＥＳＦＥＴ
＞を用いたが、他の構造、例えばＨＥＭＴ、ＨＢＴ等で
もよい。光素子に関してＰＩＮフォトダイオードの代わ
りに半導体レーザ・導波路形光スイッチ等を使用しても
よい。更に、本発明においては基板裏面に湾曲緩和層を
設けることが重要であり、湾曲緩和層をいつ形成するか
は問題でない。したがって、湾曲緩和層を形成後、光素
子層・電子素子層を形成してもよい。
子素子はＧａＡｓ電界効果トランジスタ（ＭＥＳＦＥＴ
＞を用いたが、他の構造、例えばＨＥＭＴ、ＨＢＴ等で
もよい。光素子に関してＰＩＮフォトダイオードの代わ
りに半導体レーザ・導波路形光スイッチ等を使用しても
よい。更に、本発明においては基板裏面に湾曲緩和層を
設けることが重要であり、湾曲緩和層をいつ形成するか
は問題でない。したがって、湾曲緩和層を形成後、光素
子層・電子素子層を形成してもよい。
更に、本発明は光素子及び半導体基板と格子定数の異な
る異種の材料で電子素子を形成した光電子集積回路全て
に適用できる。即ち、ＧａＡｓ／ＳｉＰ ＧａＡｓ／
Ｓｉ、ＴｎＰ／Ｓｔ等の異種材料に適用できることは改
めて詳細に説明するまでもなく明らかなことである。
る異種の材料で電子素子を形成した光電子集積回路全て
に適用できる。即ち、ＧａＡｓ／ＳｉＰ ＧａＡｓ／
Ｓｉ、ＴｎＰ／Ｓｔ等の異種材料に適用できることは改
めて詳細に説明するまでもなく明らかなことである。
〔発明の効果〕
以上詳述したように、本発明によれば、光素子及び半導
体基板と格子定数の異なる異種の材料で電子素子を構成
した光電子集積回路において、半導体基板の裏面に前記
電子素子層と同種の材料からなる湾曲緩和層を設けるこ
とによって基板の反りをなくすことが可能となる。基板
の反りがないため通常のフォトリソグラフィー技術を使
って１μｍ以下の微細電極を再現性よく製作することが
可能となる。従って、本発明の方法に採用により、ウェ
ハ内で均一性を保ちながら電極の微細化が可能となり、
トランジスタの高性能化・高歩留り化が図れ、結果とし
て高性能な光電子集積回路を再現性よく製作できる。
体基板と格子定数の異なる異種の材料で電子素子を構成
した光電子集積回路において、半導体基板の裏面に前記
電子素子層と同種の材料からなる湾曲緩和層を設けるこ
とによって基板の反りをなくすことが可能となる。基板
の反りがないため通常のフォトリソグラフィー技術を使
って１μｍ以下の微細電極を再現性よく製作することが
可能となる。従って、本発明の方法に採用により、ウェ
ハ内で均一性を保ちながら電極の微細化が可能となり、
トランジスタの高性能化・高歩留り化が図れ、結果とし
て高性能な光電子集積回路を再現性よく製作できる。
第１図は、本発明の実施例で製造された光電子集積回路
の断面図、第２図（ａ）、（ｂ）（Ｃ）はその実施例の
製作工程図である。図に於いて、 １・・・半絶縁性半導体基板、２・・・ＰＩＮホトダイ
オード、３・・・電界効果トランジスタ（ＦＥＴ）、１
１・・・コンタクト層、１２・・・光吸収層、１３・・
・ウィンドウ層、１４・・・第１の高抵抗層、１５・・
・第２の高抵抗層、１６・・・能動層、１７・・・湾曲
緩和層、１８・・・ｐ電極、１９・・・ｎ電極、２０・
・・ソース電極、２１・・・ドレイン電極、２２・・・
ゲー↑・電極、２３・・・配線、２４・・・ｐ形反転領
域、２５・・・誘電体である。 市゛Ｐ ″理士内原 晋 ＰＩＮ、ホ、ト９イオート。 ？ 電界交力果←ルンスヲ 尤 ■ 図 声 ？ 図
の断面図、第２図（ａ）、（ｂ）（Ｃ）はその実施例の
製作工程図である。図に於いて、 １・・・半絶縁性半導体基板、２・・・ＰＩＮホトダイ
オード、３・・・電界効果トランジスタ（ＦＥＴ）、１
１・・・コンタクト層、１２・・・光吸収層、１３・・
・ウィンドウ層、１４・・・第１の高抵抗層、１５・・
・第２の高抵抗層、１６・・・能動層、１７・・・湾曲
緩和層、１８・・・ｐ電極、１９・・・ｎ電極、２０・
・・ソース電極、２１・・・ドレイン電極、２２・・・
ゲー↑・電極、２３・・・配線、２４・・・ｐ形反転領
域、２５・・・誘電体である。 市゛Ｐ ″理士内原 晋 ＰＩＮ、ホ、ト９イオート。 ？ 電界交力果←ルンスヲ 尤 ■ 図 声 ？ 図
Claims (1)
- 基板上に、光素子及び前記基板と格子定数の異なる異種
の材料で電子素子を形成する工程を少くとも備えた光電
子集積回路の製造方法において、前記半導体基板の裏面
に前記電子素子層と同種の材料からなる湾曲緩和層を形
成する工程を有することを特徴とする光電子集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005163A JPH02185065A (ja) | 1989-01-11 | 1989-01-11 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005163A JPH02185065A (ja) | 1989-01-11 | 1989-01-11 | 光電子集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02185065A true JPH02185065A (ja) | 1990-07-19 |
Family
ID=11603572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005163A Pending JPH02185065A (ja) | 1989-01-11 | 1989-01-11 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02185065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010095188A1 (ja) * | 2009-02-18 | 2010-08-26 | パナソニック株式会社 | トランジスタ及びトランジスタ制御システム |
-
1989
- 1989-01-11 JP JP1005163A patent/JPH02185065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010095188A1 (ja) * | 2009-02-18 | 2010-08-26 | パナソニック株式会社 | トランジスタ及びトランジスタ制御システム |
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