JPH0218507B2 - - Google Patents
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- Publication number
- JPH0218507B2 JPH0218507B2 JP56195697A JP19569781A JPH0218507B2 JP H0218507 B2 JPH0218507 B2 JP H0218507B2 JP 56195697 A JP56195697 A JP 56195697A JP 19569781 A JP19569781 A JP 19569781A JP H0218507 B2 JPH0218507 B2 JP H0218507B2
- Authority
- JP
- Japan
- Prior art keywords
- control information
- identifier
- lbp
- peripheral device
- operating system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機におけるオペレーテイング
システム（以下、OSと略称する）と周辺装置と
の保存情報の一致性を保証する方式に係り、特に
周辺装置のオペレータ操作等による状態変化を
OSが適確に検知するために好適な同期制御方式
に関するものである。
システム（以下、OSと略称する）と周辺装置と
の保存情報の一致性を保証する方式に係り、特に
周辺装置のオペレータ操作等による状態変化を
OSが適確に検知するために好適な同期制御方式
に関するものである。
一般に多くの制御情報をホストから送出させる
方式（いわゆるセンタロード）の周辺装置では、
制御情報を論理的に名称づけ、その名称をOSで
管理する場合が多い。OSでは、あるジヨブで使
用する制御情報が直前のジヨブと同一である場合
にはハードウエアへのローテイングを実施しない
ように制御することにより、性能の向上をはかつ
ている。この制御情報の同一性の確認は、OSが
記憶、管理している名称とジヨブの要求とを比較
することによりOSが独自に行う。しかし、前の
ジヨブと次のジヨブとの間で装置に対するオペレ
ータ操作があり（例：装置の保守作業のためにパ
ネル操作する、あるいはチヤネルスイツチを別シ
ステムに切換え別システムで装置を利用した後チ
ヤネルスイツチをもとにもどす等）、かつ、それ
をOSに連絡しなかつた場合には（オペレータが
センタコンソールからOSに連絡できる）、装置内
のコントロールメモリ上の制御情報とOSが管理
している情報が不一致となり、誤動作が発生す
る。しかし、従来はハードウエアの一部の物理的
状態のみしか検知できるようになつていないた
め、周辺装置中の全ての制御情報の変化を検知で
きず、オペレータの操作ミス等による制御情報の
変化による誤動作を防ぐことができないという欠
点があつた。
方式（いわゆるセンタロード）の周辺装置では、
制御情報を論理的に名称づけ、その名称をOSで
管理する場合が多い。OSでは、あるジヨブで使
用する制御情報が直前のジヨブと同一である場合
にはハードウエアへのローテイングを実施しない
ように制御することにより、性能の向上をはかつ
ている。この制御情報の同一性の確認は、OSが
記憶、管理している名称とジヨブの要求とを比較
することによりOSが独自に行う。しかし、前の
ジヨブと次のジヨブとの間で装置に対するオペレ
ータ操作があり（例：装置の保守作業のためにパ
ネル操作する、あるいはチヤネルスイツチを別シ
ステムに切換え別システムで装置を利用した後チ
ヤネルスイツチをもとにもどす等）、かつ、それ
をOSに連絡しなかつた場合には（オペレータが
センタコンソールからOSに連絡できる）、装置内
のコントロールメモリ上の制御情報とOSが管理
している情報が不一致となり、誤動作が発生す
る。しかし、従来はハードウエアの一部の物理的
状態のみしか検知できるようになつていないた
め、周辺装置中の全ての制御情報の変化を検知で
きず、オペレータの操作ミス等による制御情報の
変化による誤動作を防ぐことができないという欠
点があつた。
本発明の目的は、制御情報をセンタロードする
方式の周辺装置に対するオペレータの操作により
制御情報の内容が変化することをOSが自動的に
検知し、オペレータによるOSへの連絡なしに、
その後の誤動作を回避する手段を提供することに
ある。
方式の周辺装置に対するオペレータの操作により
制御情報の内容が変化することをOSが自動的に
検知し、オペレータによるOSへの連絡なしに、
その後の誤動作を回避する手段を提供することに
ある。
上記目的を達成するため、本発明はOSが制御
情報を周辺装置へ送出する時点で１組の制御情報
を識別する識別子を該周辺装置に送出し、同時に
この識別子をOSの管理情報として登録すること
にする。一方、周辺装置ではパネル操作等により
制御情報が変更された場合には、OSがら送出さ
れた識別子も変更することにする。次の、OSか
らの制御情報送出時点では、OSがこの識別子を
周辺装置から読み出し、OSの管理情報中の識別
子と比較することにより、周辺装置とOSとの制
御情報の一致性を確認した上で処理を進める。な
お、識別子の内容は、ホストCPU１を一意的に
識別するCPU識便別番号（いわゆるCPUID）と
送出時点を一意的に識別する時刻の組み合せが適
当である。
情報を周辺装置へ送出する時点で１組の制御情報
を識別する識別子を該周辺装置に送出し、同時に
この識別子をOSの管理情報として登録すること
にする。一方、周辺装置ではパネル操作等により
制御情報が変更された場合には、OSがら送出さ
れた識別子も変更することにする。次の、OSか
らの制御情報送出時点では、OSがこの識別子を
周辺装置から読み出し、OSの管理情報中の識別
子と比較することにより、周辺装置とOSとの制
御情報の一致性を確認した上で処理を進める。な
お、識別子の内容は、ホストCPU１を一意的に
識別するCPU識便別番号（いわゆるCPUID）と
送出時点を一意的に識別する時刻の組み合せが適
当である。
以下、本発明の一実施例を図面にもとづいて詳
細に説明する。便宜上、実施例では周辺装置とし
てレーザビームプリンタ（以下、LBPと略称す
る）を対象とするが、勿論、これ以外にも適用可
能である。
細に説明する。便宜上、実施例では周辺装置とし
てレーザビームプリンタ（以下、LBPと略称す
る）を対象とするが、勿論、これ以外にも適用可
能である。
第１図は本発明の第１の実施例で、オペレータ
のパネル操作による制御情報の内容変化を検知す
る場合の構成図を示す。第１図において、１０は
ホストCPUであり、チヤネルを通してLBPコン
トローラ部１１が接続されている。LBPコント
ローラ部１１は制御情報を格納するコントロール
メモリ１０２を有している。このLBPコントロ
ーラ部１１にLBPプリンタ部１２と操作パネル
１３が接続されている。更に、ホストCPU１０
には外部フアイル装置１４及びメインメモリ１５
が接続されている。外部フアイル装置１４は制御
情報ライブラリである。メインメモリ１５には
OSのLBP制御情報管理表１０１が用意されてい
る。
のパネル操作による制御情報の内容変化を検知す
る場合の構成図を示す。第１図において、１０は
ホストCPUであり、チヤネルを通してLBPコン
トローラ部１１が接続されている。LBPコント
ローラ部１１は制御情報を格納するコントロール
メモリ１０２を有している。このLBPコントロ
ーラ部１１にLBPプリンタ部１２と操作パネル
１３が接続されている。更に、ホストCPU１０
には外部フアイル装置１４及びメインメモリ１５
が接続されている。外部フアイル装置１４は制御
情報ライブラリである。メインメモリ１５には
OSのLBP制御情報管理表１０１が用意されてい
る。
ホストCPU１０は外部フアイル装置１４から
ジヨブが必要とする制御情報を読み出してLBP
コントローラ部１１中のコントロールメモリ１０
２にロードし、同時に、それぞれの制御情報の名
称をメインメモリ１５のLBP制御情報管理表１
０１に登録する。この一連の制御情報のロードを
終了したら、CPUID（CPU毎に一意的である）と
時刻（Time of Day clock）を得て、上記一連
の制御情報の識別子としてLBPコントローラ部
１１に送出し、同時に、メインメモリ１５のOS
のLBP制御情報管理表１０１に登録する（識別
子１）。LBPコントローラ部１１は、送られてき
た識別子をコントロールメモリ１０２に登録する
（識別子２）。
ジヨブが必要とする制御情報を読み出してLBP
コントローラ部１１中のコントロールメモリ１０
２にロードし、同時に、それぞれの制御情報の名
称をメインメモリ１５のLBP制御情報管理表１
０１に登録する。この一連の制御情報のロードを
終了したら、CPUID（CPU毎に一意的である）と
時刻（Time of Day clock）を得て、上記一連
の制御情報の識別子としてLBPコントローラ部
１１に送出し、同時に、メインメモリ１５のOS
のLBP制御情報管理表１０１に登録する（識別
子１）。LBPコントローラ部１１は、送られてき
た識別子をコントロールメモリ１０２に登録する
（識別子２）。
ジヨブ終了後、オペレータがLBPの操作パネ
ル１３を何らかの理由で操作したとする。この結
果、コントロールメモリ１０２の制御情報に変化
があれば、LBPコントローラ部１１は識別子２
をゼロにする。
ル１３を何らかの理由で操作したとする。この結
果、コントロールメモリ１０２の制御情報に変化
があれば、LBPコントローラ部１１は識別子２
をゼロにする。
その後、次のジヨブの実行時にOSはジヨブか
らの要求と管理表の内容とを比較し、一致してい
ない場合は制御情報をセンタロードし、一致して
いる場合は該ロードを省略するが、これに先立つ
てLBPコントロールメモリ１０２中の識別子２
とメインメモリ管理表１０１の識別子１とを比較
する。この結果、識別子１＝識別子２であれば、
前のジヨブで設定した管理表はLBPの状態を正
しく反映していることになる。もし識別子１≠識
別子２であれば、前のジヨブから次のジヨブの間
にLBPコントロールメモリ１０２の状態が変化
したことを意味するため、OSはメインメモリ１
５内のLBP制御情報管理表１０１の内容を無効
化し、制御情報の再設定処理を行う。
らの要求と管理表の内容とを比較し、一致してい
ない場合は制御情報をセンタロードし、一致して
いる場合は該ロードを省略するが、これに先立つ
てLBPコントロールメモリ１０２中の識別子２
とメインメモリ管理表１０１の識別子１とを比較
する。この結果、識別子１＝識別子２であれば、
前のジヨブで設定した管理表はLBPの状態を正
しく反映していることになる。もし識別子１≠識
別子２であれば、前のジヨブから次のジヨブの間
にLBPコントロールメモリ１０２の状態が変化
したことを意味するため、OSはメインメモリ１
５内のLBP制御情報管理表１０１の内容を無効
化し、制御情報の再設定処理を行う。
上記動作のフローチヤートを第３図に示す。第
３図中、ａはOS側の処理フローであり、ｂは
LBPコントローラ側の処理フローである。なお、
識別子中の「時刻」は、LBP側に変化がなく、
OSの管理表に変化があつた場合の識別のために
用いるものである。
３図中、ａはOS側の処理フローであり、ｂは
LBPコントローラ側の処理フローである。なお、
識別子中の「時刻」は、LBP側に変化がなく、
OSの管理表に変化があつた場合の識別のために
用いるものである。
第２図は本発明の第２の実施例で、手動チヤネ
ル切換えによる制御情報の内容変化を検知する場
合の構成図を示す。第２図はシステム１とシステ
ム２がチヤネルスイツチ１６を通してLBPを共
有している例である。システム１はCPU１０、
外部フアイル装置１４、メインメモリ１５からな
り、同様に、システム２はCPU１７、外部フア
イル装置１８、メインメモリ１９からなる。各メ
インメモリ１５，１９にはOSのLBP制御情報管
理表１０１，１０３が用意されている。システム
１と２で共有されるLBPはLBPコントローラ部
１１とLBPプリンタ部１２からなり、LBPコン
トローラ部１１は制御情報格納用コントロールメ
モリ１０２を内蔵している。
ル切換えによる制御情報の内容変化を検知する場
合の構成図を示す。第２図はシステム１とシステ
ム２がチヤネルスイツチ１６を通してLBPを共
有している例である。システム１はCPU１０、
外部フアイル装置１４、メインメモリ１５からな
り、同様に、システム２はCPU１７、外部フア
イル装置１８、メインメモリ１９からなる。各メ
インメモリ１５，１９にはOSのLBP制御情報管
理表１０１，１０３が用意されている。システム
１と２で共有されるLBPはLBPコントローラ部
１１とLBPプリンタ部１２からなり、LBPコン
トローラ部１１は制御情報格納用コントロールメ
モリ１０２を内蔵している。
いまCPU１０でLBPを利用するジヨブを実行
したとする。この場合、第１図で説明したと同様
の動作により、メインメモリ１０１のLBP制御
情報管理表１０１とLBPコントローラ部１１の
コントロールメモリ１０２に識別子１，２が登録
される。次に、オペレータがチヤネルスイツチ１
６をCPU１７側に切換え、CPU１７でLBPを利
用するジヨブを実行したとする。この時、メイン
メモリ１９のLBP制御情報管理表１０１中の識
別子1′には、CPU１７のCPUID（あるいはゼロ）
が登録されているため、LBPコントロールメモ
リ１０２中の識別子２とは必ず不一致となる。そ
こで、CPU１７のOSは、制御情報の再設定処理
を行い、メインメモリ１９中のLBP制御情報管
理表１０３とLBPコントローラ部１１のコント
ロールメモリ１０２にあらためて識別子1′，２を
登録する。その後、チヤネルスイツチ１６を
CPU１０側に切換え、再びCPU１０でLBPを利
用するジヨブを実行したとする。この場合も識別
子１と識別子２は必ずしも不一致とあるはずであ
り、CPU１０のOSは制御情報の再処理を行う。
したとする。この場合、第１図で説明したと同様
の動作により、メインメモリ１０１のLBP制御
情報管理表１０１とLBPコントローラ部１１の
コントロールメモリ１０２に識別子１，２が登録
される。次に、オペレータがチヤネルスイツチ１
６をCPU１７側に切換え、CPU１７でLBPを利
用するジヨブを実行したとする。この時、メイン
メモリ１９のLBP制御情報管理表１０１中の識
別子1′には、CPU１７のCPUID（あるいはゼロ）
が登録されているため、LBPコントロールメモ
リ１０２中の識別子２とは必ず不一致となる。そ
こで、CPU１７のOSは、制御情報の再設定処理
を行い、メインメモリ１９中のLBP制御情報管
理表１０３とLBPコントローラ部１１のコント
ロールメモリ１０２にあらためて識別子1′，２を
登録する。その後、チヤネルスイツチ１６を
CPU１０側に切換え、再びCPU１０でLBPを利
用するジヨブを実行したとする。この場合も識別
子１と識別子２は必ずしも不一致とあるはずであ
り、CPU１０のOSは制御情報の再処理を行う。
このように、オペレータ操作の場合もチヤネル
スイツチの場合も、オペレータは必要最少限の動
作以外は何ら注意を払う必要がなく、装置とOS
が自動的に不当印刷を防止する。
スイツチの場合も、オペレータは必要最少限の動
作以外は何ら注意を払う必要がなく、装置とOS
が自動的に不当印刷を防止する。
以上説明した如く、本発明によれば、OSが認
識している装置の状態と、装置の真の状態との一
致性をオペレータからOSへの連絡なしに保証で
きるので、オペレータの不注意による誤動作の減
少、不当な処理結果出力の防止、などの信頼性の
向上の効果がある。特に、ジヨブの切れ目が長時
間に渡る場合（LBPが長時間未使用状態となる
場合）に、オペレータのシフト交替が重なると、
オペレータの不注意が発生し易く、本発明の効果
は大きい。
識している装置の状態と、装置の真の状態との一
致性をオペレータからOSへの連絡なしに保証で
きるので、オペレータの不注意による誤動作の減
少、不当な処理結果出力の防止、などの信頼性の
向上の効果がある。特に、ジヨブの切れ目が長時
間に渡る場合（LBPが長時間未使用状態となる
場合）に、オペレータのシフト交替が重なると、
オペレータの不注意が発生し易く、本発明の効果
は大きい。
第１図及び第２図は本発明の一実施例の構成
図、第３図は第１図の動作を説明するための流れ
図である。 １０，１７……ホストCPU、１１……LBPコ
ントローラ部、１２……LBPプリンタ部、１３
……操作パネル、１４，１８……外部フアイル装
置、１５，１９……メインメモリ、１０１……管
理表、１０２……コントロールメモリ。
図、第３図は第１図の動作を説明するための流れ
図である。 １０，１７……ホストCPU、１１……LBPコ
ントローラ部、１２……LBPプリンタ部、１３
……操作パネル、１４，１８……外部フアイル装
置、１５，１９……メインメモリ、１０１……管
理表、１０２……コントロールメモリ。
Claims (1)
- １ 複数の制御情報が格納されているフアイル装
置と、ホストCPUと、必要とする制御情報を前
記フアイル装置から前記ホストCPUを通して受
け取る周辺装置と、前記制御情報の送出を管理す
るオペレーテイングシステムとより成る電子計算
機システムにおいて、前記制御情報を送出する
時、該制御情報を識別する識別子を周辺装置に送
つて該周辺装置内に保持せしめると共に該識別子
をオペレーテイングシステムの管理情報として登
録し、オペレータの操作によつて該周辺装置内の
該制御情報が変更されたとき対応する識別子も合
わせて変更し、次の制御情報の送出時、前記周辺
装置の識別子を読み出し、それとオペレーテイン
グシステムの管理情報中の識別子とを比較して周
辺装置とオペレーテイングシステムの制御情報の
一致性を確認することを特徴とするオペレーテイ
ングシステムと周辺装置の同期制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195697A JPS5897729A (ja) | 1981-12-07 | 1981-12-07 | オペレ−テイングシステムと周辺装置の同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195697A JPS5897729A (ja) | 1981-12-07 | 1981-12-07 | オペレ−テイングシステムと周辺装置の同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897729A JPS5897729A (ja) | 1983-06-10 |
| JPH0218507B2 true JPH0218507B2 (ja) | 1990-04-25 |
Family
ID=16345483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195697A Granted JPS5897729A (ja) | 1981-12-07 | 1981-12-07 | オペレ−テイングシステムと周辺装置の同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897729A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414903B2 (ja) * | 1972-03-24 | 1979-06-11 | ||
| JPS56149606A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | General-purpose controller |
-
1981
- 1981-12-07 JP JP56195697A patent/JPS5897729A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897729A (ja) | 1983-06-10 |
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