JPH02185116A - Ｃｍｏｓ入力バッファ回路 - Google Patents
Ｃｍｏｓ入力バッファ回路Info
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- JPH02185116A JPH02185116A JP63328076A JP32807688A JPH02185116A JP H02185116 A JPH02185116 A JP H02185116A JP 63328076 A JP63328076 A JP 63328076A JP 32807688 A JP32807688 A JP 32807688A JP H02185116 A JPH02185116 A JP H02185116A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ３入カバソフ１回路に係るもので、特に
電源供給電圧変動に対して安定な動作をすることができ
るＣＭＯ３入カバツカ８フフフ係るものである。
電源供給電圧変動に対して安定な動作をすることができ
るＣＭＯ３入カバツカ８フフフ係るものである。
ＣＭＯ３集積回路がＴＴＬレベル信号を受信するために
設計される時、その入力端は通常的にＴＴＬレベル信号
をＣＭＯＳレベル信号に変換することができる入カバソ
ファ回路が使用される。典型的な応用におけるＣＭＯ３
人カバッファ回路はアドレス、又はデータ等のようなＴ
ＴＬレベルの入力信号をＣＭＯＳレベル信号に変換する
。ＴＴＬレベルの論理“ハイ”レベルは２．２〜５ボル
トに定義され、ＴＴＬレベルの論理“ロウ”レベルは０
ボルト〜０．８ボルトに定義される。そのため、ＣＭＯ
３入カバツカ８フフフ最悪の場合のＴＴＬレベル０．８
ボルトと２．２ボルトに対して各々論理“ロウ” （接
地電圧）と論理“ハイ“ （電源電圧Ｖｃｃ）に変換す
ることが要求される。
設計される時、その入力端は通常的にＴＴＬレベル信号
をＣＭＯＳレベル信号に変換することができる入カバソ
ファ回路が使用される。典型的な応用におけるＣＭＯ３
人カバッファ回路はアドレス、又はデータ等のようなＴ
ＴＬレベルの入力信号をＣＭＯＳレベル信号に変換する
。ＴＴＬレベルの論理“ハイ”レベルは２．２〜５ボル
トに定義され、ＴＴＬレベルの論理“ロウ”レベルは０
ボルト〜０．８ボルトに定義される。そのため、ＣＭＯ
３入カバツカ８フフフ最悪の場合のＴＴＬレベル０．８
ボルトと２．２ボルトに対して各々論理“ロウ” （接
地電圧）と論理“ハイ“ （電源電圧Ｖｃｃ）に変換す
ることが要求される。
従来のそのような入カバソファとしてはノーアゲートが
主に使用されて来た。トリップ点電圧（Ｔｒｉｐ Ｐｏ
１ｎｔ Ｖｏｌｔａｇｅ）は１．５ボルトのＴＴＬ中央
範囲電圧の近辺で維持するのが望ましい。しかし、ノー
アゲートは先天的にトリップ点電圧が電源電圧Ｖｃｃの
変動により変わる欠点を持っている。
主に使用されて来た。トリップ点電圧（Ｔｒｉｐ Ｐｏ
１ｎｔ Ｖｏｌｔａｇｅ）は１．５ボルトのＴＴＬ中央
範囲電圧の近辺で維持するのが望ましい。しかし、ノー
アゲートは先天的にトリップ点電圧が電源電圧Ｖｃｃの
変動により変わる欠点を持っている。
そのため、電源電圧の変動を５ｖ±１０％まで許容する
Ｃ’Ｍ ＯＳ半導体メモリ装置はそのような範囲値で安
定し確実に動作することができるＣＭＯ８入カバソファ
回路を要求する。
Ｃ’Ｍ ＯＳ半導体メモリ装置はそのような範囲値で安
定し確実に動作することができるＣＭＯ８入カバソファ
回路を要求する。
したがって、本発明の目的はＴＴＬレベル信号をＣＭＯ
Ｓレベル信号に変換することができる改良されたＣＭＯ
３入カバツカ８フフフ提供するのにある。
Ｓレベル信号に変換することができる改良されたＣＭＯ
３入カバツカ８フフフ提供するのにある。
本発明の他の目的は電源電圧の許容電圧範囲内で安定に
動作することができる０Ｍ０３人カバ、ソファ回路を提
供することにある。
動作することができる０Ｍ０３人カバ、ソファ回路を提
供することにある。
上記のような本発明の目的を達成するために本発明はＣ
ＭＯ３入カバツカ８フフフおいて、一定な基準電圧を発
生する手段と、電源供給電圧の所定範囲内で上記基準電
圧と上記電源供給電圧の差に大略に比例する第１電圧を
提供する手段と、 上記第１電圧と連結されたゲートと上記電源供給電圧と
接続されたソースとドレインを持ち、上記電源供給電圧
変動に対して一定な電流を提供するための第１Ｐチャン
ネルＭＯＳトランジスターと、 上記第１ＰチャンネルＭＯＳトランジスターのドレイン
と接続されたソースと入力信号と接続されたゲートと出
力端子と接続されたドレインを持つ第２ＰチャンネルＭ
Ｏ５）ランシスターと、上記第２ＰチャンネルＭＯＳト
ランジスターのドレインと接続されたドレインと上記入
力信号と接続されたゲートと基準電源と接続されたソー
スを持つ第１ＮチャンネルＭＯＳトランジスターとから
構成することを特徴とする。
ＭＯ３入カバツカ８フフフおいて、一定な基準電圧を発
生する手段と、電源供給電圧の所定範囲内で上記基準電
圧と上記電源供給電圧の差に大略に比例する第１電圧を
提供する手段と、 上記第１電圧と連結されたゲートと上記電源供給電圧と
接続されたソースとドレインを持ち、上記電源供給電圧
変動に対して一定な電流を提供するための第１Ｐチャン
ネルＭＯＳトランジスターと、 上記第１ＰチャンネルＭＯＳトランジスターのドレイン
と接続されたソースと入力信号と接続されたゲートと出
力端子と接続されたドレインを持つ第２ＰチャンネルＭ
Ｏ５）ランシスターと、上記第２ＰチャンネルＭＯＳト
ランジスターのドレインと接続されたドレインと上記入
力信号と接続されたゲートと基準電源と接続されたソー
スを持つ第１ＮチャンネルＭＯＳトランジスターとから
構成することを特徴とする。
以下、本発明を図面を参照して詳細に説明する。
第１図を参照すると、従来のノーアゲートのＣＭＯＳ入
力バッファ回路が図示されている。
力バッファ回路が図示されている。
ＣＭＯ８人カバツカバフ２フ０はＴＴＬレベルの入力信
号ＶＩがＰチャンネルＭＯＳトランジスターＰＴｉ２の
ゲートとＮチャンネルＭＯＳ）ランシスターＰＴｉ２の
ゲートと接続される。上記入カバソファ回路１０をエネ
イブルするためのチップ選択信号Ｃ８がＰチャンネルＭ
ＯＳトランジスターｐ’ｒｚとＮチャンネルＭＯＳトラ
ンジスターＰＴ４のゲートと接続される。上記Ｐチャン
ネルＭＯＳトランジスターＰＴｉ２は電源Ｖｃｃと接続
されたドレインを持っている。上記ＮチャンネルＭＯＳ
トランジスターＰＴｉ２とＰＴｉ２とは上記Ｐチャンネ
ルＭＯＳトランジスターＰ Ｔ ｚのドレイン及び出力
信号ｖＯと接続されたドレインと接地電源νｓｓと接続
されたソースを持っている。
号ＶＩがＰチャンネルＭＯＳトランジスターＰＴｉ２の
ゲートとＮチャンネルＭＯＳ）ランシスターＰＴｉ２の
ゲートと接続される。上記入カバソファ回路１０をエネ
イブルするためのチップ選択信号Ｃ８がＰチャンネルＭ
ＯＳトランジスターｐ’ｒｚとＮチャンネルＭＯＳトラ
ンジスターＰＴ４のゲートと接続される。上記Ｐチャン
ネルＭＯＳトランジスターＰＴｉ２は電源Ｖｃｃと接続
されたドレインを持っている。上記ＮチャンネルＭＯＳ
トランジスターＰＴｉ２とＰＴｉ２とは上記Ｐチャンネ
ルＭＯＳトランジスターＰ Ｔ ｚのドレイン及び出力
信号ｖＯと接続されたドレインと接地電源νｓｓと接続
されたソースを持っている。
第２図はエネイブル状態にあるＣＭＯ３入力バッファ回
路１０における電源電圧の変動に対してトリップ点電圧
の変動を表したグラフである。
路１０における電源電圧の変動に対してトリップ点電圧
の変動を表したグラフである。
第２図に表したように従来のＣＭＯ３人カバソファ回路
１０のトリップ点電圧は電源電圧Ｖｃｃが増加する時に
増加される。そのため従来のＣＭＯ８入カバソファ回路
１０は許容される電源電圧の範囲（即ち、４．５Ｖ〜５
．５Ｖ）でこの回路のトリップ点電圧ＶＴＰが最大ＴＴ
Ｌ“ロウ”レベル０．８Ｖと最少ＴＴＬ“ハイ”レベル
２．２■との間に位置されるように設計して来たのであ
る。しかしこれは工程の変動のため特に達成することが
難しい。
１０のトリップ点電圧は電源電圧Ｖｃｃが増加する時に
増加される。そのため従来のＣＭＯ８入カバソファ回路
１０は許容される電源電圧の範囲（即ち、４．５Ｖ〜５
．５Ｖ）でこの回路のトリップ点電圧ＶＴＰが最大ＴＴ
Ｌ“ロウ”レベル０．８Ｖと最少ＴＴＬ“ハイ”レベル
２．２■との間に位置されるように設計して来たのであ
る。しかしこれは工程の変動のため特に達成することが
難しい。
例えば工程の差異に起因して４．５ボルトの電源電圧に
おけるトリップ点電圧ｖｙＰが０．８ボルトより小さく
なり、入力信号Ｖｌが０．８ボルトであったら、論理“
ロウ”である０、 ８ Ｖが論理“ハイ”と誤って認識
されて、上記ＣＭＯＳ人カバソファ１０の出力信号ｖＯ
は論理“ロウ”に誤り出力するのである。
おけるトリップ点電圧ｖｙＰが０．８ボルトより小さく
なり、入力信号Ｖｌが０．８ボルトであったら、論理“
ロウ”である０、 ８ Ｖが論理“ハイ”と誤って認識
されて、上記ＣＭＯＳ人カバソファ１０の出力信号ｖＯ
は論理“ロウ”に誤り出力するのである。
第３図には本発明によりＣＭＯ３入カバツカバッファ１
００されである。
００されである。
ＣＭＯ３入カバフカ８フフフ
ー２０と基準電圧発生回路３０と電源供給電圧トレーサ
回路４０と入力端５０とから構成される。
回路４０と入力端５０とから構成される。
ＮチャンネルＭＯＳ）ランシスターＴｃ！とＴＲＩ〜Ｔ
，Ｉ３とＴＴ３〜ＴＴ，とＴ直２〜Ｔｉ４は凡て約０．
８ボルトのしきい電圧を持っており、ＰチャンネルＭ
ＯＳトランジスターＴｃ１ｓ Ｔｕｔ、Ｔ ｙ １ ｓ
Ｔ ｔ ｚ、Ｔ五．とＴ’ｉｔとは凡て約−０．８ボ
ルトのしきい電圧を持っている。インバーターはチップ
外部からのチップ選択制御信号Ｃ８をゲートに入力寛る
ＰチャンネルＭＯＳトランジスターＴ”ｃｔとＮチャン
ネルＭＯＳ）ランシスターＴ’ｅｇとから構成されてい
る。
，Ｉ３とＴＴ３〜ＴＴ，とＴ直２〜Ｔｉ４は凡て約０．
８ボルトのしきい電圧を持っており、ＰチャンネルＭ
ＯＳトランジスターＴｃ１ｓ Ｔｕｔ、Ｔ ｙ １ ｓ
Ｔ ｔ ｚ、Ｔ五．とＴ’ｉｔとは凡て約−０．８ボ
ルトのしきい電圧を持っている。インバーターはチップ
外部からのチップ選択制御信号Ｃ８をゲートに入力寛る
ＰチャンネルＭＯＳトランジスターＴ”ｃｔとＮチャン
ネルＭＯＳ）ランシスターＴ’ｅｇとから構成されてい
る。
上記トランジスターＴ，１のドレインは電源供給電圧Ｖ
ｃｃと連結され、上記トランジスターＴＣ２のソースは
接地（基準電源Ｖｓｓ）と連結されており、上記トラン
ジスターＴｅｌとＴｃｔとのドレインは反転制御信号Ｃ
Ｓを提供するために共通に接続されである。
ｃｃと連結され、上記トランジスターＴＣ２のソースは
接地（基準電源Ｖｓｓ）と連結されており、上記トラン
ジスターＴｅｌとＴｃｔとのドレインは反転制御信号Ｃ
Ｓを提供するために共通に接続されである。
基準電圧発生回路３０は上記チップ選択制御信号Ｃ８に
応答してノード３１に基準電圧ＶＲを提供するためにＰ
チャンネルＭＯＳトランジスターＴｌ１１とＮチャンネ
ルＭＯＳトランジスターＴＲ２とＴｌｌｆｆ及び抵抗Ｒ
９とＲ２とから構成される。上記トランジスターＴＲＩ
は上記チップ選択制御信号Ｃ８と連結されたゲートと電
源供給電圧Ｖｃｃに連結されたソースと上記ノード３１
と接続されたドレインを持つ。ＮチャンネルＭＯＳ）ラ
ンシスターＴＲ１のドレインとゲート、そして抵抗Ｒ１
の一端とＮチャンネルＭＯＳ）ランシスターＴ１３のド
レインは凡て上記ノード３１に接続されている。上記ト
ランジスターＴｌ！のソースは上記トランジスターＴＩ
３のゲートと抵抗Ｒ１の一端と接続されてある。抵抗Ｒ
１とＲ２との他端と上記トランジスターＴＲ３とのソー
スは接地されである。
応答してノード３１に基準電圧ＶＲを提供するためにＰ
チャンネルＭＯＳトランジスターＴｌ１１とＮチャンネ
ルＭＯＳトランジスターＴＲ２とＴｌｌｆｆ及び抵抗Ｒ
９とＲ２とから構成される。上記トランジスターＴＲＩ
は上記チップ選択制御信号Ｃ８と連結されたゲートと電
源供給電圧Ｖｃｃに連結されたソースと上記ノード３１
と接続されたドレインを持つ。ＮチャンネルＭＯＳ）ラ
ンシスターＴＲ１のドレインとゲート、そして抵抗Ｒ１
の一端とＮチャンネルＭＯＳ）ランシスターＴ１３のド
レインは凡て上記ノード３１に接続されている。上記ト
ランジスターＴｌ！のソースは上記トランジスターＴＩ
３のゲートと抵抗Ｒ１の一端と接続されてある。抵抗Ｒ
１とＲ２との他端と上記トランジスターＴＲ３とのソー
スは接地されである。
上記抵抗Ｒ，とＲ２との各々は電流消耗を最少化するた
めに２００〜３００ギガオームの多結晶シリコンで形成
されである。そのため、ノード３１の基準電圧ＶＲは上
記トランジスターＴ□が導通状態にある時、火路上記ト
ランジスターＴＲ１とＴＲｆｆとのしきい電圧との和と
同じである。
めに２００〜３００ギガオームの多結晶シリコンで形成
されである。そのため、ノード３１の基準電圧ＶＲは上
記トランジスターＴ□が導通状態にある時、火路上記ト
ランジスターＴＲ１とＴＲｆｆとのしきい電圧との和と
同じである。
電源供給電圧トレーサ回路４０はＰチャンネルＭＯＳト
ランジスターＴｉ２ＩとＴｏそしてＮチャンネルＭＯＳ
トランジスターＴ”ｙｚ〜Ｔ’ｙｓとから構成される。
ランジスターＴｉ２ＩとＴｏそしてＮチャンネルＭＯＳ
トランジスターＴ”ｙｚ〜Ｔ’ｙｓとから構成される。
上記トランジスターＴ７．とＴ”ｔｚとのドレインとソ
ースは各々電源供給電圧Ｖｃｃとトレーサノード４１に
接続されである。又、上記トランジスターＴＴＩとＴｉ
２２とのゲートは各々上記基準電圧ＶＲと上記反転制御
信号ＣＳに連結されである。
ースは各々電源供給電圧Ｖｃｃとトレーサノード４１に
接続されである。又、上記トランジスターＴＴＩとＴｉ
２２とのゲートは各々上記基準電圧ＶＲと上記反転制御
信号ＣＳに連結されである。
上記トランジスターＴＴ３のドレインと上記トランジス
ターエア、のドレインとゲートは凡て上記ノード４１に
接続されである。上記トランジスターＴ７３のゲートと
ソースは各々上記反転制御信号Ｃ８と接地に連結されて
おり、上記トランジスターＴ１．のドレイン、ゲート及
びソースは各々上記トランジスターＴＴＩのソース、上
記反転制御信号Ｃ８及び接地に連結されである。
ターエア、のドレインとゲートは凡て上記ノード４１に
接続されである。上記トランジスターＴ７３のゲートと
ソースは各々上記反転制御信号Ｃ８と接地に連結されて
おり、上記トランジスターＴ１．のドレイン、ゲート及
びソースは各々上記トランジスターＴＴＩのソース、上
記反転制御信号Ｃ８及び接地に連結されである。
上記電源供給電圧トレーサ回路４０は上記反転制御信号
ＣＳの論理“ハイ”状態で電源供給電圧Ｖｃｃの所定の
範囲内で上記基準電圧と上記電源供給電圧との差に大略
に比例するノード４１のトレーサ電圧を提供し、上記反
転制御信号ＣＳの論理“ロウ”状態で上記ノード４１を
電源供給電圧に充電する機能をする。
ＣＳの論理“ハイ”状態で電源供給電圧Ｖｃｃの所定の
範囲内で上記基準電圧と上記電源供給電圧との差に大略
に比例するノード４１のトレーサ電圧を提供し、上記反
転制御信号ＣＳの論理“ロウ”状態で上記ノード４１を
電源供給電圧に充電する機能をする。
トランジスターＴＴ３とＴＴ４との大きさはトランジス
ターＴ”ｔ＋の大きさよりずっと小さく設計され、電流
排出を減少するためにこれらのチャンネルの長さは長い
寸法を持つ。トランジスターＴＴ４とＴ７、とは電源か
らの俄なピーク電圧を除去するために提供されており、
これらなしに使用されることができる。
ターＴ”ｔ＋の大きさよりずっと小さく設計され、電流
排出を減少するためにこれらのチャンネルの長さは長い
寸法を持つ。トランジスターＴＴ４とＴ７、とは電源か
らの俄なピーク電圧を除去するために提供されており、
これらなしに使用されることができる。
入力端５０は上記ノード４１の電圧の制御下に電源供給
電圧Ｖｃｃの変動に対してもＴＴＬレベルの入力信号に
応答して安定された論理出力を提供するためにＰチャン
ネルＭＯＳトランジスターＴｉｌとＴ！！とのＮチャン
ネルＭＯＳトランジスターＴｉ３とＴｉ４とから構成さ
れた。
電圧Ｖｃｃの変動に対してもＴＴＬレベルの入力信号に
応答して安定された論理出力を提供するためにＰチャン
ネルＭＯＳトランジスターＴｉｌとＴ！！とのＮチャン
ネルＭＯＳトランジスターＴｉ３とＴｉ４とから構成さ
れた。
上記トランジスターＴｉｔは上記ノード４１と接続され
たゲートと電源供給電圧Ｖｃｃと接続されたソースを持
っである。上記トランジスターＴｉ！は上記トランジス
ターＴｉｔのドレインと接続れたソースと入力パッド６
０を通じてＴＴＬレベルの入力信号Ｖｌと連結されたゲ
ートと出力ノード５１と接続されたドレインを持つ。
たゲートと電源供給電圧Ｖｃｃと接続されたソースを持
っである。上記トランジスターＴｉ！は上記トランジス
ターＴｉｔのドレインと接続れたソースと入力パッド６
０を通じてＴＴＬレベルの入力信号Ｖｌと連結されたゲ
ートと出力ノード５１と接続されたドレインを持つ。
上記トランジスターＴｉ３とＴＬ４とのドレインとソー
スは各々上記出力ノード５１と接地に接続されである。
スは各々上記出力ノード５１と接地に接続されである。
上記トランジスターＴｉ３のゲートは上記ノード４１と
接続されており、上記トランジスターＴ１４のゲートは
上記入力パッド６０と接続されである。上記トランジス
ターＴｉｊの大きさは上記トランジスターＴＡＩとＴｉ
４との大きさに比べて小さく設計される。
接続されており、上記トランジスターＴ１４のゲートは
上記入力パッド６０と接続されである。上記トランジス
ターＴｉｊの大きさは上記トランジスターＴＡＩとＴｉ
４との大きさに比べて小さく設計される。
第３図の動作に対して説明する。
チップ選択制御信号Ｃ８が論理“ハイ”にある時トラン
ジスターＴ□の非導通によって基準電圧発生回路３０は
基準電圧ＶＲを発生することができない、同時にインバ
ーター２０を通じた反転制御信号Ｃ８によってトランジ
スターＴＴ□は導通状態にあり、トランジスターＴ１３
とＴ”ｒｓとは非導通状態にある。そのためノード４１
からの電圧ＶＴは電源供給電圧Ｖｃｃに充電され、これ
によってトランジスターＴｉ１をターンオフし、結果的
に入力端５０をディスエイプル（Ｄｉｓａｂｌｅ ）す
る。
ジスターＴ□の非導通によって基準電圧発生回路３０は
基準電圧ＶＲを発生することができない、同時にインバ
ーター２０を通じた反転制御信号Ｃ８によってトランジ
スターＴＴ□は導通状態にあり、トランジスターＴ１３
とＴ”ｒｓとは非導通状態にある。そのためノード４１
からの電圧ＶＴは電源供給電圧Ｖｃｃに充電され、これ
によってトランジスターＴｉ１をターンオフし、結果的
に入力端５０をディスエイプル（Ｄｉｓａｂｌｅ ）す
る。
チップ選択制御信号Ｃ８が論理“ロウ”となると、上記
トランジスターＴ□の導通によってノード３１は基準電
圧ＶＲの一定電圧に維持される。
トランジスターＴ□の導通によってノード３１は基準電
圧ＶＲの一定電圧に維持される。
上記電圧ＶＲはトランジスターＴＲ１とＴえ、とのしき
い電圧の和、即ち約１．６ボルトである。
い電圧の和、即ち約１．６ボルトである。
同時に反転制御信号Ｃ８によってトランジスターＴＴ□
はターンオフされ、トランジスターＴＴ２とＴＴＳとは
ターンオンされる。トランジスターＴＴＩは電源供給電
圧Ｖｃｃが上記基準電圧ＶＲと上記トランジスターＴＴ
＋のしきい電圧の和約２．４ボルトでターンオンされる
。
はターンオフされ、トランジスターＴＴ２とＴＴＳとは
ターンオンされる。トランジスターＴＴＩは電源供給電
圧Ｖｃｃが上記基準電圧ＶＲと上記トランジスターＴＴ
＋のしきい電圧の和約２．４ボルトでターンオンされる
。
電源供給電圧Ｖｃｃが２．４ボルトの電圧を超過して増
加する時上記トランジスターＴ７１のチャンネルを通じ
て流れる電流も増加する。しかし、トランジスターＴｉ
３は導通状態にあるので、上記トランジスターＴ’ｔ＋
を通じて流れる初期電流は上記トランジスターＴＴ３を
通じて排出される。電源供給電圧Ｖｃｃがもっと増加さ
れる時、トランジスターＴＴ３の小さい大きさに起因し
て上記トランジスターＴ１．を通じて流れる電流はトレ
ーサノード４１を充電する。電源供給電圧の許容範囲内
で上記ノード４１のトレーサ電圧ＶＴは火路線形的に増
加する。
加する時上記トランジスターＴ７１のチャンネルを通じ
て流れる電流も増加する。しかし、トランジスターＴｉ
３は導通状態にあるので、上記トランジスターＴ’ｔ＋
を通じて流れる初期電流は上記トランジスターＴＴ３を
通じて排出される。電源供給電圧Ｖｃｃがもっと増加さ
れる時、トランジスターＴＴ３の小さい大きさに起因し
て上記トランジスターＴ１．を通じて流れる電流はトレ
ーサノード４１を充電する。電源供給電圧の許容範囲内
で上記ノード４１のトレーサ電圧ＶＴは火路線形的に増
加する。
最大の許容範囲を超過する電源供給電圧でトランジスタ
ーＴ’ｔ＋とＴ７．との飽和によって上記ノード４１の
トレーサ電圧ＶＴの増加は減少される。
ーＴ’ｔ＋とＴ７．との飽和によって上記ノード４１の
トレーサ電圧ＶＴの増加は減少される。
そのため、上記電源供給電圧の許容範囲内で入力＠５０
のトランジスター１口のゲートとソースとの間の電圧Ｖ
ＣＳは電源供給電圧の変動に対して殆ど一定な値を維持
し一定な電流を供給する。最大許容電圧で入力信号Ｖｌ
のレベルが０．８ボルトである場合、増加されたトレー
サ電圧ＶＴによってトランジスターＴｉ３が導通される
。しかし、Ｔ目がＴｉ３より大きく、この時のＶＴによ
るＴｉ２３のＶＧＳよりはＴｉｔのＶＧＳがずっと大き
いのでトランジスターＴゑ、がＴｉ３よりもっと強く導
通し、その結果出力信号Ｖｏは論理“ハイ”を出力する
。
のトランジスター１口のゲートとソースとの間の電圧Ｖ
ＣＳは電源供給電圧の変動に対して殆ど一定な値を維持
し一定な電流を供給する。最大許容電圧で入力信号Ｖｌ
のレベルが０．８ボルトである場合、増加されたトレー
サ電圧ＶＴによってトランジスターＴｉ３が導通される
。しかし、Ｔ目がＴｉ３より大きく、この時のＶＴによ
るＴｉ２３のＶＧＳよりはＴｉｔのＶＧＳがずっと大き
いのでトランジスターＴゑ、がＴｉ３よりもっと強く導
通し、その結果出力信号Ｖｏは論理“ハイ”を出力する
。
一方、入力信号Ｖｌが２．２ボルトである時大きな大き
さを持つトランジスターＴｉ４が強く導通すると共に、
結果的に出力信号■０は論理“ロウ”を出力する。
さを持つトランジスターＴｉ４が強く導通すると共に、
結果的に出力信号■０は論理“ロウ”を出力する。
電源供給電圧の最少許容電圧で入力信号ＶＩが０．８ボ
ルトである場合、トランジスターＴｉ２の強い導通によ
って出力信号■０は論理“ハイ”になる。又、入力信号
Ｖｌが２．２ボルトである場合、トランジスターＴｉ４
の強い導通によって出力信号■０は論理“ロウ”になる
。そのため、入力端５０は電源供給電圧の許容範囲内で
トリップ点電圧を０．８ボルトと２．２ボルトとの間の
電圧値に設計することができる。
ルトである場合、トランジスターＴｉ２の強い導通によ
って出力信号■０は論理“ハイ”になる。又、入力信号
Ｖｌが２．２ボルトである場合、トランジスターＴｉ４
の強い導通によって出力信号■０は論理“ロウ”になる
。そのため、入力端５０は電源供給電圧の許容範囲内で
トリップ点電圧を０．８ボルトと２．２ボルトとの間の
電圧値に設計することができる。
本発明の実施例による設計における各トランジスターの
チャンネル幅Ｗ対長さしの比の値は下記の表のようであ
る。
チャンネル幅Ｗ対長さしの比の値は下記の表のようであ
る。
、表。
第４図は本発明の実施例の上記の設計値により電源供給
電圧Ｖｃｃの変動に係るトレーサ電圧ＶＴの変動を表し
たグラフであり、 第５図は電源電圧の通常の許容範囲内における出力端５
０のトリップ点電圧ＶＴＰの変動を示わしたグラフであ
る。
電圧Ｖｃｃの変動に係るトレーサ電圧ＶＴの変動を表し
たグラフであり、 第５図は電源電圧の通常の許容範囲内における出力端５
０のトリップ点電圧ＶＴＰの変動を示わしたグラフであ
る。
第５図のグラフで判るようにトリップ点電圧■ＴＰが許
容電源電圧範囲内で最大ＴＴＬ“ロウ”レベル０．８ボ
ルトと最少ＴＴＬ“ハイ”レベル２゜２ボルトとの間に
設定されである。
容電源電圧範囲内で最大ＴＴＬ“ロウ”レベル０．８ボ
ルトと最少ＴＴＬ“ハイ”レベル２゜２ボルトとの間に
設定されである。
前述したように本発明は電源供給電圧の変動に対して入
力端のトリップ点電圧が安定なレベルを維持するのでＴ
ＴＬ論理入力信号がＣＭＯ３論理信号に安全に変換され
ることができる。
力端のトリップ点電圧が安定なレベルを維持するのでＴ
ＴＬ論理入力信号がＣＭＯ３論理信号に安全に変換され
ることができる。
第１図は従来におけるＣＭＯＳ入力バッファ回路、
第２図は従来におけるＣＭＯＳ人カバソファ回路の電源
電圧の変動に対するトリップ点電圧の変動を表した図、 第３図は本発明に係る電源供給電圧変動に対して一定な
ＣＭＯ３人カバソファ回路の実施例を示す回路図、 第４図は第３図中の電源供給電圧の変動に係るトレーサ
電圧の変動を表した図、そして第５図は第３図中の電源
供給電圧の変動に係る出力端のトリップ点電圧の変動を
表した図である。 ■Ｔｐ Ｖｓｓ
電圧の変動に対するトリップ点電圧の変動を表した図、 第３図は本発明に係る電源供給電圧変動に対して一定な
ＣＭＯ３人カバソファ回路の実施例を示す回路図、 第４図は第３図中の電源供給電圧の変動に係るトレーサ
電圧の変動を表した図、そして第５図は第３図中の電源
供給電圧の変動に係る出力端のトリップ点電圧の変動を
表した図である。 ■Ｔｐ Ｖｓｓ
Claims (7)
- （１）ＣＭＯＳ入力バッファ回路において、一定な基準
電圧を発生する手段と、電源供給電圧の所定の範囲内で
上記基準電圧と上記電源供給電圧との差に大略に比例す
る第１電圧を提供する手段と、上記第１電圧と連結され
たゲートと上記電源供給電圧と接続されたソースとドレ
インを持ち、上記電源供給電圧変動に対して一定な電流
を提供するための第１ＰチャンネルＭＯＳトランジスタ
ーＴ＿ｉ＿１と、上記第１ＰチャンネルＭＯＳトランジ
スターのドレインと接続されたソースと入力信号と接続
されたゲートと出力端子と接続されたドレインを持つ第
２ＰチャンネルＭＯＳトランジスターＴ＿ｉ＿２と、上
記第２ＰチャンネルＭＯＳトランジスターのドレインと
接続されたドレインと上記入力信号と接続されたゲート
と基準電源と接続されたソースを持つ第１Ｎチャンネル
ＭＯＳトランジスターＴ＿ｉ＿４とから構成することを
特徴とする電源供給電圧変動に対して一定なＣＭＯＳ入
力バッファ回路。 - （２）上記第１ＮチャンネルＭＯＳトランジスターのド
レインとソースと各々接続されたドレインとソースと上
記第１電圧と連結されたゲートを持つ第２Ｎチャンネル
ＭＯＳトランジスターＴ＿ｉ＿３を具備したことを特徴
とする請求項（１）記載の電源供給電圧変動に対して一
定なＣＭＯＳ入力バッファ回路。 - （３）上記第２ＮチャンネルＭＯＳトランジスターのチ
ャンネル寸法が上記第１及び第２ＰチャンネルＭＯＳト
ランジスターと上記第１ＮチャンネルＭＯＳトランジス
ターのチャンネル寸法よりもっと小さいことを特徴とす
る請求項（２）記載の電源供給電圧変動に対して一定な
ＣＭＯＳ入力バッファ回路。 - （４）上記第１電圧を提供する手段が上記基準電圧と接
続されたゲートと電源供給電圧と接続されたソースと、
上記第１電圧と接続されたドレインとを持つ第３Ｐチャ
ンネルＭＯＳトランジスターと、上記第３Ｐチャンネル
ＭＯＳトランジスターのドレインと接続されたドレイン
と基準電源と接続されたソースと第１制御信号ＣＳと接
続されたゲートを持つ第３ＮチャンネルＭＯＳトランジ
スターを具備したことを特徴とする請求項（１）記載の
電源供給電圧変動に対して一定なＣＭＯＳ入力バッファ
回路。 - （５）上記第１ＰチャンネルＭＯＳトランジスターをタ
ーンオフするために電源供給電圧に接続されたソースと
上記第１電圧と連結されたドレインと上記第１制御信号
と連結されたゲートを具備することを特徴とする第４Ｐ
チャンネルＭＯＳトランジスターを具備したことを特徴
とする請求項（４）記載の電源供給電圧変動に対して一
定なＣＭＯＳ入力バッファ回路。 - （６）上記基準電圧発生手段が上記第１制御信号の反転
信号ＣＳと連結されたゲートと電源供給電圧と接続され
たソースと、上記基準電圧と連結されたドレインを持つ
第５ＰチャンネルＭＯＳトランジスターを具備したこと
を特徴とする請求項（５）記載の電源供給電圧変動に対
して一定なＣＭＯＳ入力バッファ回路。 - （７）電源供給電圧に混合されたピーク電圧を除去する
ために第１電圧と接続されたゲートとドレインとソース
を持つ第４ＮチャンネルＭＯＳトランジスターと、上記
第４ＮチャンネルＭＯＳトランジスターのソースと接続
されたドレインと上記第１制御信号と連結されたゲート
と基準電源と接続されたソースを持つ第５Ｎチャンネル
ＭＯＳトランジスターを具備することを特徴とする請求
項（６）記載の電源供給電圧変動に対して一定なＣＭＯ
Ｓ入力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880017051A KR910007785B1 (ko) | 1988-12-20 | 1988-12-20 | 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로 |
| KR88-17051 | 1988-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185116A true JPH02185116A (ja) | 1990-07-19 |
| JPH088481B2 JPH088481B2 (ja) | 1996-01-29 |
Family
ID=19280404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328076A Expired - Lifetime JPH088481B2 (ja) | 1988-12-20 | 1988-12-27 | Ｃｍｏｓ入力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4890051A (ja) |
| JP (1) | JPH088481B2 (ja) |
| KR (1) | KR910007785B1 (ja) |
| NL (1) | NL191426C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945086A (ja) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | 半導体メモリの入力バッファー回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147395B2 (ja) * | 1990-05-07 | 2001-03-19 | セイコーエプソン株式会社 | 集積回路及び電子機器 |
| US5019728A (en) * | 1990-09-10 | 1991-05-28 | Ncr Corporation | High speed CMOS backpanel transceiver |
| JPH04360312A (ja) * | 1991-06-06 | 1992-12-14 | Hitachi Ltd | 半導体集積回路装置と信号処理装置 |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JP3122239B2 (ja) * | 1992-07-23 | 2001-01-09 | 株式会社東芝 | 半導体集積回路 |
| US5304872A (en) * | 1992-08-10 | 1994-04-19 | Intel Corporation | TTL/CMOS input buffer operable with three volt and five volt power supplies |
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| EP0919891B1 (de) * | 1997-11-26 | 2004-09-29 | Infineon Technologies AG | Anordnung und Verfahren zur Anpassung von Ausgangstreibern von integrierten Schaltungen an die gegebenen Verhältnisse |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453121A (en) * | 1981-12-21 | 1984-06-05 | Motorola, Inc. | Reference voltage generator |
| JPS58207728A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | トランジスタ回路 |
| US4472647A (en) * | 1982-08-20 | 1984-09-18 | Motorola, Inc. | Circuit for interfacing with both TTL and CMOS voltage levels |
| US4555642A (en) * | 1983-09-22 | 1985-11-26 | Standard Microsystems Corporation | Low power CMOS input buffer circuit |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| US4593212A (en) * | 1984-12-28 | 1986-06-03 | Motorola, Inc. | TTL to CMOS input buffer |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| US4677321A (en) * | 1985-09-10 | 1987-06-30 | Harris Corporation | TTL compatible input buffer |
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| US4763022A (en) * | 1987-01-05 | 1988-08-09 | Gte Communication Systems Corporation | TTL-to-CMOS buffer |
-
1988
- 1988-12-20 KR KR1019880017051A patent/KR910007785B1/ko not_active Expired
- 1988-12-27 JP JP63328076A patent/JPH088481B2/ja not_active Expired - Lifetime
- 1988-12-27 US US07/289,731 patent/US4890051A/en not_active Expired - Lifetime
-
1989
- 1989-12-13 NL NL8903056A patent/NL191426C/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945086A (ja) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | 半導体メモリの入力バッファー回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4890051A (en) | 1989-12-26 |
| KR910007785B1 (ko) | 1991-10-02 |
| KR900011155A (ko) | 1990-07-11 |
| JPH088481B2 (ja) | 1996-01-29 |
| NL191426B (nl) | 1995-02-16 |
| NL8903056A (nl) | 1990-07-16 |
| NL191426C (nl) | 1995-07-17 |
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|
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