JPH0945086A - 半導体メモリの入力バッファー回路 - Google Patents
半導体メモリの入力バッファー回路Info
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- JPH0945086A JPH0945086A JP8003277A JP327796A JPH0945086A JP H0945086 A JPH0945086 A JP H0945086A JP 8003277 A JP8003277 A JP 8003277A JP 327796 A JP327796 A JP 327796A JP H0945086 A JPH0945086 A JP H0945086A
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- external voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】本発明は、外部電圧の変化により回路の論理し
きい電圧を調節し得る半導体メモリの入力バッファー回
路を提供しようとするものである。 【解決手段】外部電圧が所定分圧比に分圧された複数個
の電圧を基準電圧と比較し外部電圧のレベルを複数個の
区間に区分する外部電圧感知手段と、プルーアップ手
段、及びプルーダウン手段を有し、前記外部電圧感知手
段により区分された外部電圧の区間別にＴＴＬレベルの
入力信号をＣＭＯＳレベルの信号に変換する変換手段
と、を備えた、本発明の半導体メモリの入力バッファー
回路が構成される。
きい電圧を調節し得る半導体メモリの入力バッファー回
路を提供しようとするものである。 【解決手段】外部電圧が所定分圧比に分圧された複数個
の電圧を基準電圧と比較し外部電圧のレベルを複数個の
区間に区分する外部電圧感知手段と、プルーアップ手
段、及びプルーダウン手段を有し、前記外部電圧感知手
段により区分された外部電圧の区間別にＴＴＬレベルの
入力信号をＣＭＯＳレベルの信号に変換する変換手段
と、を備えた、本発明の半導体メモリの入力バッファー
回路が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの入
力バッファー回路に係り、特に、外部電圧の変化により
回路の論理しきい電圧（Logic Threshold Voltage）を
調節し得る半導体メモリの入力バッファー回路に関する
ものである。
力バッファー回路に係り、特に、外部電圧の変化により
回路の論理しきい電圧（Logic Threshold Voltage）を
調節し得る半導体メモリの入力バッファー回路に関する
ものである。
【０００２】
【従来の技術】一般に、入力バッファー回路は、外部か
ら入力するＴＴＬレベルの電圧をＣＭＯＳレベルの電圧
に変換するものであって、主に、ＮＯＲゲート叉はＮＡ
ＮＤゲート若しくはインバーターの形態に構成され、回
路の動作要否を決定するチップ選択信号ＣＳによりイネ
ーブルされて、入力信号（Buffer Input）のＴＴＬレベ
ルの電圧をＣＭＯＳレベルの電圧に変換した信号（Burr
er Output）を出力するようになっている。
ら入力するＴＴＬレベルの電圧をＣＭＯＳレベルの電圧
に変換するものであって、主に、ＮＯＲゲート叉はＮＡ
ＮＤゲート若しくはインバーターの形態に構成され、回
路の動作要否を決定するチップ選択信号ＣＳによりイネ
ーブルされて、入力信号（Buffer Input）のＴＴＬレベ
ルの電圧をＣＭＯＳレベルの電圧に変換した信号（Burr
er Output）を出力するようになっている。
【０００３】そして、従来、入力バッファー回路におい
ては、図１２に示すように、外部電圧Ｖｃｃと接地との
間に直列に連結されたＰＭＯＳトランジスタ１１、１２
及びＮＭＯＳトランジスタ１３と、ソース端子が接地さ
れドレイン端子はノードＮ１を通って前記ＰＭＯＳトラ
ンジスタ１２とＮＭＯＳトランジスタ１３との接続点に
連結されるＮＭＯＳトランジスタ１４と、前記ノードＮ
１の電位を順次反転するインバーター１５、１６と、入
力するチップ選択信号ＣＳを反転しＰＭＯＳトランジス
タ１２とＮＭＯＳトランジスタ１４とのゲートに印加す
るインバーター１７と、から構成されていた。ここで、
前記ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ
１３とのゲートにはＴＴＬレベルの電圧の入力信号が夫
々印加される。
ては、図１２に示すように、外部電圧Ｖｃｃと接地との
間に直列に連結されたＰＭＯＳトランジスタ１１、１２
及びＮＭＯＳトランジスタ１３と、ソース端子が接地さ
れドレイン端子はノードＮ１を通って前記ＰＭＯＳトラ
ンジスタ１２とＮＭＯＳトランジスタ１３との接続点に
連結されるＮＭＯＳトランジスタ１４と、前記ノードＮ
１の電位を順次反転するインバーター１５、１６と、入
力するチップ選択信号ＣＳを反転しＰＭＯＳトランジス
タ１２とＮＭＯＳトランジスタ１４とのゲートに印加す
るインバーター１７と、から構成されていた。ここで、
前記ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ
１３とのゲートにはＴＴＬレベルの電圧の入力信号が夫
々印加される。
【０００４】このように構成された従来入力バッファー
回路の動作を説明する。先ず、ロー状態のチップ選択信
号ＣＳが入力すると、インバーター１７により反転され
たハイ状態の信号がＮＭＯＳトランジスタ１４及びＰＭ
ＯＳトランジスタ１２に夫々印加され、前記ＮＭＯＳト
ランジスタ１４はターンオンになり、前記ＰＭＯＳトラ
ンジスタ１２はターンオフされる。次いで、該ターンオ
ンされたＮＭＯＳトランジスタ１４によりノードＮ１の
電位は入力信号の状態に拘わりなくロー状態を維持し、
該ロー状態の電位はインバーター１５、１６で夫々反転
されて出力信号の状態はローになる。
回路の動作を説明する。先ず、ロー状態のチップ選択信
号ＣＳが入力すると、インバーター１７により反転され
たハイ状態の信号がＮＭＯＳトランジスタ１４及びＰＭ
ＯＳトランジスタ１２に夫々印加され、前記ＮＭＯＳト
ランジスタ１４はターンオンになり、前記ＰＭＯＳトラ
ンジスタ１２はターンオフされる。次いで、該ターンオ
ンされたＮＭＯＳトランジスタ１４によりノードＮ１の
電位は入力信号の状態に拘わりなくロー状態を維持し、
該ロー状態の電位はインバーター１５、１６で夫々反転
されて出力信号の状態はローになる。
【０００５】反面、ハイ状態のチップ選択信号が入力す
ると、インバーター１７により反転されたロー状態の信
号がＮＭＯＳトランジスタ１４及びＰＭＯＳトランジス
タ１２の各ゲートに印加され、前記ＮＭＯＳトランジス
タ１４はターンオフ、前記ＰＭＯＳトランジスタ１２は
ターンオンされ、ノードＮ１の電位の状態は前記入力信
号により決定される。即ち、入力信号がロー状態である
と、ＰＭＯＳトランジスタ１１はターンオン、ＮＭＯＳ
トランジスタ１３はターンオフされて、ノードＮ１の電
位はターンオンされたＰＭＯＳトランジスタ１１、１２
によりハイ状態になる。次いで、該ノードＮ１の電位は
各インバーター１５、１６により順次反転され、出力信
号はハイ状態になる。反面、入力信号がハイ状態である
と、ＰＭＯＳトランジスタ１１はターンオフ、ＮＭＯＳ
トランジスタ１３はターンオンされて、ノードＮ１の電
位はロー状態になり、該ロー状態の電位がインバーター
１５、１６で順次反転されて出力信号はロー状態とな
る。従って、チップ選択信号がハイ状態の時入力信号が
ロー状態であると出力信号はハイ状態になり、入力信号
がハイ状態であると出力信号はロー状態になる。
ると、インバーター１７により反転されたロー状態の信
号がＮＭＯＳトランジスタ１４及びＰＭＯＳトランジス
タ１２の各ゲートに印加され、前記ＮＭＯＳトランジス
タ１４はターンオフ、前記ＰＭＯＳトランジスタ１２は
ターンオンされ、ノードＮ１の電位の状態は前記入力信
号により決定される。即ち、入力信号がロー状態である
と、ＰＭＯＳトランジスタ１１はターンオン、ＮＭＯＳ
トランジスタ１３はターンオフされて、ノードＮ１の電
位はターンオンされたＰＭＯＳトランジスタ１１、１２
によりハイ状態になる。次いで、該ノードＮ１の電位は
各インバーター１５、１６により順次反転され、出力信
号はハイ状態になる。反面、入力信号がハイ状態である
と、ＰＭＯＳトランジスタ１１はターンオフ、ＮＭＯＳ
トランジスタ１３はターンオンされて、ノードＮ１の電
位はロー状態になり、該ロー状態の電位がインバーター
１５、１６で順次反転されて出力信号はロー状態とな
る。従って、チップ選択信号がハイ状態の時入力信号が
ロー状態であると出力信号はハイ状態になり、入力信号
がハイ状態であると出力信号はロー状態になる。
【０００６】このような動作に対しタイミング図を用い
て説明すると、図１３に示すように、チップ選択信号Ｃ
Ｓがロー状態であるとき、出力信号（Buffer Outputは
入力信号（Buffer Input）の状態に拘わらずロー状態と
なるが、チップ選択信号がハイ状態であるとき、入力信
号がハイ状態であると出力信号はロー状態になり、入力
信号がロー状態であると出力信号はハイ状態になる。
て説明すると、図１３に示すように、チップ選択信号Ｃ
Ｓがロー状態であるとき、出力信号（Buffer Outputは
入力信号（Buffer Input）の状態に拘わらずロー状態と
なるが、チップ選択信号がハイ状態であるとき、入力信
号がハイ状態であると出力信号はロー状態になり、入力
信号がロー状態であると出力信号はハイ状態になる。
【０００７】且つ、図１４は、外部電圧の変化により、
入力信号のＴＴＬレベルの電圧ＶＢＩと出力信号のノー
ドＮ１のＣＭＯＳレベルの電圧ＶＮＩとの関係を示した
グラフであって、図示されたように、各外部電圧を示す
グラフとＶＢＩ、ＶＮＩとの合致点が各外部電圧におけ
る入力バッファー回路の論理しきい電圧である。例え
ば、外部電圧が２．６Ｖである場合には約１Ｖが論理し
きい電圧になり、入力信号が前記論理しきい電圧以上で
あるとハイ状態に認識して入力バッファー回路の出力信
号はロー状態となり、入力信号が前記論理しきい電圧以
下であるとロー状態に認識して出力信号はハイ状態とな
る。叉、外部電圧が夫々３．３Ｖ、４．０Ｖであるとき
には夫々１．３Ｖ、１．８Ｖが論理しきい電圧になり、
入力信号が該論理しきい電圧以上であるとハイ状態に認
識して入力バッファー回路の出力信号はロー状態とな
り、入力信号が前記論理しきい電圧以下であるとロー状
態に認識して出力信号はハイ状態となる。
入力信号のＴＴＬレベルの電圧ＶＢＩと出力信号のノー
ドＮ１のＣＭＯＳレベルの電圧ＶＮＩとの関係を示した
グラフであって、図示されたように、各外部電圧を示す
グラフとＶＢＩ、ＶＮＩとの合致点が各外部電圧におけ
る入力バッファー回路の論理しきい電圧である。例え
ば、外部電圧が２．６Ｖである場合には約１Ｖが論理し
きい電圧になり、入力信号が前記論理しきい電圧以上で
あるとハイ状態に認識して入力バッファー回路の出力信
号はロー状態となり、入力信号が前記論理しきい電圧以
下であるとロー状態に認識して出力信号はハイ状態とな
る。叉、外部電圧が夫々３．３Ｖ、４．０Ｖであるとき
には夫々１．３Ｖ、１．８Ｖが論理しきい電圧になり、
入力信号が該論理しきい電圧以上であるとハイ状態に認
識して入力バッファー回路の出力信号はロー状態とな
り、入力信号が前記論理しきい電圧以下であるとロー状
態に認識して出力信号はハイ状態となる。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来半導体メモリの入力バッファー回路においては、外部
電圧のレベルが高くなると回路の論理しきい電圧も高く
なり、外部電圧のレベルが低くなると論理しきい電圧も
低くなるという不都合な点があった。
来半導体メモリの入力バッファー回路においては、外部
電圧のレベルが高くなると回路の論理しきい電圧も高く
なり、外部電圧のレベルが低くなると論理しきい電圧も
低くなるという不都合な点があった。
【０００９】本発明の目的は、外部電圧のレベルが高い
場合は回路の論理しきい電圧を低くし、外部電圧のレベ
ルが低い場合は回路の論理しきい電圧を高くする半導体
メモリの入力バッファー回路を提供しようとするもので
ある。
場合は回路の論理しきい電圧を低くし、外部電圧のレベ
ルが低い場合は回路の論理しきい電圧を高くする半導体
メモリの入力バッファー回路を提供しようとするもので
ある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため本発明に係る半導体メモリの入力バッファー回路
においては、所定比に分圧された複数個の電圧を基準電
圧と比較し外部電圧のレベルを複数個の区間に区分する
外部電圧感知手段、プルーアップ手段及びプルーダウン
手段を有し、前記外部電圧感知手段により区分された外
部電圧の区間別にＴＴＬレベルの入力信号をＣＭＯＳレ
ベルの信号に変換する変換手段と、を備えている。
るため本発明に係る半導体メモリの入力バッファー回路
においては、所定比に分圧された複数個の電圧を基準電
圧と比較し外部電圧のレベルを複数個の区間に区分する
外部電圧感知手段、プルーアップ手段及びプルーダウン
手段を有し、前記外部電圧感知手段により区分された外
部電圧の区間別にＴＴＬレベルの入力信号をＣＭＯＳレ
ベルの信号に変換する変換手段と、を備えている。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体メモリ
の入力バッファー回路の実施形態に対し図面を用いて説
明する。
の入力バッファー回路の実施形態に対し図面を用いて説
明する。
【００１２】先ず、本発明の第１実施形態においては、
図１に示すように、所定比に分圧された第１外部電圧が
基準電圧以下である時はハイ状態になり、基準電圧以上
である時はロー状態になる信号ＬＶＣＣと、所定比に分
圧された第２外部電圧が基準電圧以下である時はハイ状
態になり、基準電圧以上である時はロー状態になるＨＶ
ＣＣと、を出力する外部電圧感知部１００と、該外部電
圧感知部１００の出力信号ＨＶＣＣ、ＬＶＣＣによりＴ
ＴＬレベルの入力信号をＣＭＯＳレベルの信号に変換さ
せる変換手段としてのバッファー２００と、から構成さ
れる。
図１に示すように、所定比に分圧された第１外部電圧が
基準電圧以下である時はハイ状態になり、基準電圧以上
である時はロー状態になる信号ＬＶＣＣと、所定比に分
圧された第２外部電圧が基準電圧以下である時はハイ状
態になり、基準電圧以上である時はロー状態になるＨＶ
ＣＣと、を出力する外部電圧感知部１００と、該外部電
圧感知部１００の出力信号ＨＶＣＣ、ＬＶＣＣによりＴ
ＴＬレベルの入力信号をＣＭＯＳレベルの信号に変換さ
せる変換手段としてのバッファー２００と、から構成さ
れる。
【００１３】且つ、前記バッファー２００においては、
印加する入力信号により一方側端に印加される外部電圧
を他方側に伝達するプルーアップ手段２１０と、印加す
る入力信号により接地レベルの電圧を他方側端に伝達す
るプルーダウン手段２２０と、該プールダウン手段２２
０とプールアップ手段２１０との間に連結されインバー
ター２４０で反転されたチップ選択信号／ＣＳによりバ
ッファー２００をイネーブル叉はディスエーブルさせる
手段としてのＰＭＯＳトランジスタ２３０と、ソース端
子が接地されドレイン端子は前記プルーダウン手段２２
０とＰＭＯＳトランジスタ２３０との接続点に連結され
ゲート端子にはインバーター２４０で反転されたチップ
選択信号／ＣＳが印加しバッファー２００のディスエー
ブル時に出力信号がロー状態になるようにするＮＭＯＳ
トランジスタ２５０と、該ＮＭＯＳトランジスタ２５０
のドレイン端子から出力された信号を順次反転するイン
バーター２６０、２７０と、を備えている。ここで、前
記バッファー２００の出力信号（buffer output）は二
つの入力信号（buffer Input）及び反転されたチップ
選択信号（／ＣＳ）に対しＮＯＲゲートの論理値を有す
るようになる。
印加する入力信号により一方側端に印加される外部電圧
を他方側に伝達するプルーアップ手段２１０と、印加す
る入力信号により接地レベルの電圧を他方側端に伝達す
るプルーダウン手段２２０と、該プールダウン手段２２
０とプールアップ手段２１０との間に連結されインバー
ター２４０で反転されたチップ選択信号／ＣＳによりバ
ッファー２００をイネーブル叉はディスエーブルさせる
手段としてのＰＭＯＳトランジスタ２３０と、ソース端
子が接地されドレイン端子は前記プルーダウン手段２２
０とＰＭＯＳトランジスタ２３０との接続点に連結され
ゲート端子にはインバーター２４０で反転されたチップ
選択信号／ＣＳが印加しバッファー２００のディスエー
ブル時に出力信号がロー状態になるようにするＮＭＯＳ
トランジスタ２５０と、該ＮＭＯＳトランジスタ２５０
のドレイン端子から出力された信号を順次反転するイン
バーター２６０、２７０と、を備えている。ここで、前
記バッファー２００の出力信号（buffer output）は二
つの入力信号（buffer Input）及び反転されたチップ
選択信号（／ＣＳ）に対しＮＯＲゲートの論理値を有す
るようになる。
【００１４】叉、前記プルーアップ手段２１０において
は、ソース端子に外部電圧が印加されゲート端子にＴＴ
Ｌレベルの入力信号が印加されるＰＭＯＳトランジスタ
２１１と、前記外部電圧感知部１００の出力信号ＬＶＣ
Ｃを反転するインバーター２１２と、前記外部電圧感知
部１００の出力信号ＬＶＣＣが一方側端に印加され前記
インバーター２１２の出力信号が他方側端に印加されて
前記ＴＴＬレベルの入力信号を伝送するトランスミッシ
ョンゲート２１３と、ソース端子に外部電圧が印加され
ゲート端子に前記信号ＬＶＣＣが印加されドレイン端子
に前記トランスミッションゲート２１３の出力信号が印
加されるＰＭＯＳトランジスタ２１４と、ソース端子に
外部電圧が印加されゲート端子にトランスミッションゲ
ート２１３の出力信号が印加されドレイン端子は前記Ｐ
ＭＯＳトランジスタ２１１のドレイン端子に連結される
ＰＭＯＳトランジスタ２１５と、を備えている。
は、ソース端子に外部電圧が印加されゲート端子にＴＴ
Ｌレベルの入力信号が印加されるＰＭＯＳトランジスタ
２１１と、前記外部電圧感知部１００の出力信号ＬＶＣ
Ｃを反転するインバーター２１２と、前記外部電圧感知
部１００の出力信号ＬＶＣＣが一方側端に印加され前記
インバーター２１２の出力信号が他方側端に印加されて
前記ＴＴＬレベルの入力信号を伝送するトランスミッシ
ョンゲート２１３と、ソース端子に外部電圧が印加され
ゲート端子に前記信号ＬＶＣＣが印加されドレイン端子
に前記トランスミッションゲート２１３の出力信号が印
加されるＰＭＯＳトランジスタ２１４と、ソース端子に
外部電圧が印加されゲート端子にトランスミッションゲ
ート２１３の出力信号が印加されドレイン端子は前記Ｐ
ＭＯＳトランジスタ２１１のドレイン端子に連結される
ＰＭＯＳトランジスタ２１５と、を備えている。
【００１５】更に、前記プルーダウン手段２２０におい
ては、ドレイン端子が前記ＰＭＯＳトランジスタ２３０
のドレイン端子に連結されゲート端子には前記ＴＴＬレ
ベルの入力信号が印加されソース端子は接地されるＮＭ
ＯＳトランジスタ２２１と、前記外部電圧感知部１００
の出力信号ＨＶＣＣを反転するインバーター２２２と、
前記信号ＨＶＣＣが一方側端に印加され前記インバータ
ー２２２の出力信号が他方側端に印加されて前記ＴＴＬ
レベルの入力信号を伝送するトランスミッションゲート
２２３と、ドレイン端子に該トランスミッションゲート
２２３の出力信号が印加されゲート端子に前記信号ＨＶ
ＣＣが印加されソース端子は接地されるＮＭＯＳトラン
ジスタ２２４と、ゲート端子に前記トランスミッション
ゲート２２３の出力信号が印加されドレイン端子は前記
ＰＭＯＳトランジスタ２３０とＮＭＯＳトランジスタ２
２１とのドレイン接続点に連結されソース端子は接地さ
れるＮＭＯＳトランジスタ２２５と、を備えている。
ては、ドレイン端子が前記ＰＭＯＳトランジスタ２３０
のドレイン端子に連結されゲート端子には前記ＴＴＬレ
ベルの入力信号が印加されソース端子は接地されるＮＭ
ＯＳトランジスタ２２１と、前記外部電圧感知部１００
の出力信号ＨＶＣＣを反転するインバーター２２２と、
前記信号ＨＶＣＣが一方側端に印加され前記インバータ
ー２２２の出力信号が他方側端に印加されて前記ＴＴＬ
レベルの入力信号を伝送するトランスミッションゲート
２２３と、ドレイン端子に該トランスミッションゲート
２２３の出力信号が印加されゲート端子に前記信号ＨＶ
ＣＣが印加されソース端子は接地されるＮＭＯＳトラン
ジスタ２２４と、ゲート端子に前記トランスミッション
ゲート２２３の出力信号が印加されドレイン端子は前記
ＰＭＯＳトランジスタ２３０とＮＭＯＳトランジスタ２
２１とのドレイン接続点に連結されソース端子は接地さ
れるＮＭＯＳトランジスタ２２５と、を備えている。
【００１６】叉、前記外部電圧感知部１００において
は、図２に示すように、印加する外部電圧に拘わらず一
定レベルの電圧をノードＮＤ１から出力する基準電圧発
生部（Vcc Independent Reference Voltage Generato
r）１０１と、外部電圧と接地間に直列に連結され外部
電圧を抵抗値の比に従い分圧して抵抗間の接続点のノー
ドＮＤ２、ＮＤ３から夫々出力する各抵抗１３１ー１３
３と、各ノードＮＤ１、ＮＤ２から出力された電圧レベ
ルを比較し出力する差動増幅器１１０と、該差動増幅器
１１０の出力信号を順次反転する各インバーター１３
６、１３７と、前記ノードＮＤ１、ＮＤ３から夫々出力
された電圧レベルを比較し出力する差動増幅器１２０
と、該差動増幅器１２０の出力信号を順次反転するイン
バーター１３８、１３９と、それらＮＤ２、ＮＤ３の電
位を夫々安定化させるキャパシーター１３４、１３５
と、を備えている。ここで、前記差動増幅器１１０は、
ミラー型のトランジスタ１１１ー１１４がＮＭＯＳトラ
ンジスタ１１５のゲートに印加されたチップ選択信号Ｃ
Ｓによりイネーブルされトランジスタ１１３、１１４の
ゲートに印加された電圧を比較するようになっている。
そして、前記差動増幅器１２０も前記差動増幅器１１０
と同様に構成されている。
は、図２に示すように、印加する外部電圧に拘わらず一
定レベルの電圧をノードＮＤ１から出力する基準電圧発
生部（Vcc Independent Reference Voltage Generato
r）１０１と、外部電圧と接地間に直列に連結され外部
電圧を抵抗値の比に従い分圧して抵抗間の接続点のノー
ドＮＤ２、ＮＤ３から夫々出力する各抵抗１３１ー１３
３と、各ノードＮＤ１、ＮＤ２から出力された電圧レベ
ルを比較し出力する差動増幅器１１０と、該差動増幅器
１１０の出力信号を順次反転する各インバーター１３
６、１３７と、前記ノードＮＤ１、ＮＤ３から夫々出力
された電圧レベルを比較し出力する差動増幅器１２０
と、該差動増幅器１２０の出力信号を順次反転するイン
バーター１３８、１３９と、それらＮＤ２、ＮＤ３の電
位を夫々安定化させるキャパシーター１３４、１３５
と、を備えている。ここで、前記差動増幅器１１０は、
ミラー型のトランジスタ１１１ー１１４がＮＭＯＳトラ
ンジスタ１１５のゲートに印加されたチップ選択信号Ｃ
Ｓによりイネーブルされトランジスタ１１３、１１４の
ゲートに印加された電圧を比較するようになっている。
そして、前記差動増幅器１２０も前記差動増幅器１１０
と同様に構成されている。
【００１７】このように構成された本発明に係る入力バ
ッファーの第１実施形態の作用を説明する。
ッファーの第１実施形態の作用を説明する。
【００１８】本発明に係る入力バッファー回路にチップ
選択信号ＣＳと外部電圧とが印加すると、外部電圧感知
部１００の基準電圧発生部１０１は前記印加された外部
電圧に拘わらず一定な電圧をノードＮＤ１から出力す
る。前記基準電圧発生部１０１は夫々直列に連結された
トランジスタ１０２、１０４及び１０３、１０５が相互
対称して構成され外部電圧と接地との間で並列の経路を
形成する。且つ、それらトランジスタ１０２、１０３の
ゲートは相互接続してトランジスタ１０２、１０４のド
レイン接続点に連結され、それらトランジスタ１０４、
１０５のゲートは相互接続してトランジスタ１０３、１
０５のドレイン接続点に連結される。叉、前記トランジ
スタ１０４に流れる電流を制限するためトランジスタ１
０４のソース端子と接地間に抵抗１０６が連結されてい
る。このような基準電圧発生部１０１は相互対称的に構
成され、二つの経路を通って流れる電流が同様であるた
め、ノードＮＤ１は恒常一定なレベルの電圧を出力し、
ノードＮＤ２、ＮＤ３は外部電圧を抵抗１３１ー１３３
の抵抗値の比に分圧して出力する。
選択信号ＣＳと外部電圧とが印加すると、外部電圧感知
部１００の基準電圧発生部１０１は前記印加された外部
電圧に拘わらず一定な電圧をノードＮＤ１から出力す
る。前記基準電圧発生部１０１は夫々直列に連結された
トランジスタ１０２、１０４及び１０３、１０５が相互
対称して構成され外部電圧と接地との間で並列の経路を
形成する。且つ、それらトランジスタ１０２、１０３の
ゲートは相互接続してトランジスタ１０２、１０４のド
レイン接続点に連結され、それらトランジスタ１０４、
１０５のゲートは相互接続してトランジスタ１０３、１
０５のドレイン接続点に連結される。叉、前記トランジ
スタ１０４に流れる電流を制限するためトランジスタ１
０４のソース端子と接地間に抵抗１０６が連結されてい
る。このような基準電圧発生部１０１は相互対称的に構
成され、二つの経路を通って流れる電流が同様であるた
め、ノードＮＤ１は恒常一定なレベルの電圧を出力し、
ノードＮＤ２、ＮＤ３は外部電圧を抵抗１３１ー１３３
の抵抗値の比に分圧して出力する。
【００１９】次いで、差動増幅器１１０は、ハイ状態の
チップ選択信号ＣＳがＮＭＯＳトランジスタ１１５に印
加してイネーブルされ、ノードＮＤ１、ＮＤ２から入力
した電圧のレベルを比較しその結果を出力する。同様
に、差動増幅器１２０でも、前記ハイ状態のチップ選択
信号ＣＳがＮＭＯＳトランジスタ１２５に印加してイネ
ーブルされ、ノードＮＤ１、ＮＤ３から入力する電圧の
レベルと比較しその結果を出力する。このように前記差
動増幅器１１０から出力された信号はインバーター１３
６、１３７で夫々反転されＨＶＣＣ信号として入力バッ
ファー２００に出力され、差動増幅器１２０から出力さ
れた信号はインバーター１３８、１３９で夫々反転され
ＬＶＣＣ信号としてバッファー２００に出力される。
チップ選択信号ＣＳがＮＭＯＳトランジスタ１１５に印
加してイネーブルされ、ノードＮＤ１、ＮＤ２から入力
した電圧のレベルを比較しその結果を出力する。同様
に、差動増幅器１２０でも、前記ハイ状態のチップ選択
信号ＣＳがＮＭＯＳトランジスタ１２５に印加してイネ
ーブルされ、ノードＮＤ１、ＮＤ３から入力する電圧の
レベルと比較しその結果を出力する。このように前記差
動増幅器１１０から出力された信号はインバーター１３
６、１３７で夫々反転されＨＶＣＣ信号として入力バッ
ファー２００に出力され、差動増幅器１２０から出力さ
れた信号はインバーター１３８、１３９で夫々反転され
ＬＶＣＣ信号としてバッファー２００に出力される。
【００２０】前記ＬＶＣＣ及びＨＶＣＣ信号の生成され
る過程を図３を用いて説明する。ノードＮＤ１、ＮＤ２
から差動増幅器１１０に入力する電圧のレベルは図３の
ＮＤ１、ＮＤ２で示したグラフと同様である。即ち、差
動増幅器１１０は、入力される二つの電圧中ＮＤ２で示
したグラフのレベルが、ＮＤ１で示したグラフのレベル
よりも低い区間ではハイ状態の信号を出力し、反対に、
ＮＤ２で示したグラフのレベルがＮＤ１で示したグラフ
のレベルよりも高い区間ではロー状態の信号を出力す
る。
る過程を図３を用いて説明する。ノードＮＤ１、ＮＤ２
から差動増幅器１１０に入力する電圧のレベルは図３の
ＮＤ１、ＮＤ２で示したグラフと同様である。即ち、差
動増幅器１１０は、入力される二つの電圧中ＮＤ２で示
したグラフのレベルが、ＮＤ１で示したグラフのレベル
よりも低い区間ではハイ状態の信号を出力し、反対に、
ＮＤ２で示したグラフのレベルがＮＤ１で示したグラフ
のレベルよりも高い区間ではロー状態の信号を出力す
る。
【００２１】このようにハイ状態からロー状態に遷移さ
れた信号がインバーター１３６、１３７で夫々反転され
てＨＶＣＣ信号として出力され、同様に、差動増幅器１
２０からもハイ状態からロー状態に遷移された信号が各
インバーター１３８、１３９で反転された後ＬＶＣＣ信
号として出力される。従って、該外部電圧感知部１００
の出力信号は、ＬＶＣＣ及びＨＶＣＣの全てがハイ状態
である区間Ａと、ＬＶＣＣはロー状態でＨＶＣＣはハイ
状態である区間Ｂと、ＬＶＣＣ及びＨＶＣＣの全てがロ
ー状態である区間Ｃと、に夫々区分され出力される。
れた信号がインバーター１３６、１３７で夫々反転され
てＨＶＣＣ信号として出力され、同様に、差動増幅器１
２０からもハイ状態からロー状態に遷移された信号が各
インバーター１３８、１３９で反転された後ＬＶＣＣ信
号として出力される。従って、該外部電圧感知部１００
の出力信号は、ＬＶＣＣ及びＨＶＣＣの全てがハイ状態
である区間Ａと、ＬＶＣＣはロー状態でＨＶＣＣはハイ
状態である区間Ｂと、ＬＶＣＣ及びＨＶＣＣの全てがロ
ー状態である区間Ｃと、に夫々区分され出力される。
【００２２】一方、バッファー２００では、ロー状態の
チップ選択信号ＣＳが入力すると、インバーター２４０
により反転されたハイ状態の信号がＮＭＯＳトランジス
タ２５０及びＰＭＯＳトランジスタ２３０のゲートに夫
々印加され、このとき、ＰＭＯＳトランジスタ２３０は
ターンオフされプールアップ手段２１０とプールダウン
手段２２０とはディスエーブルされる。このようにプー
ルアップ手段２１０とプールダウン手段２２０とがディ
スエーブルされた状態でＮＭＯＳトランジスタ２５０が
ターンオンされるので、バッファー２００の出力信号は
恒常ロー状態になる。即ち、プルーアップ手段２１０と
プルーダウン手段２２０とがディスエーブルされるとき
バッファー２００は入力信号の状態に拘わらりなく恒常
ロー状態の信号を出力する。
チップ選択信号ＣＳが入力すると、インバーター２４０
により反転されたハイ状態の信号がＮＭＯＳトランジス
タ２５０及びＰＭＯＳトランジスタ２３０のゲートに夫
々印加され、このとき、ＰＭＯＳトランジスタ２３０は
ターンオフされプールアップ手段２１０とプールダウン
手段２２０とはディスエーブルされる。このようにプー
ルアップ手段２１０とプールダウン手段２２０とがディ
スエーブルされた状態でＮＭＯＳトランジスタ２５０が
ターンオンされるので、バッファー２００の出力信号は
恒常ロー状態になる。即ち、プルーアップ手段２１０と
プルーダウン手段２２０とがディスエーブルされるとき
バッファー２００は入力信号の状態に拘わらりなく恒常
ロー状態の信号を出力する。
【００２３】反面、ハイ状態のチップ選択信号ＣＳが入
力すると、インバーター２４０により反転されたロー状
態の信号がＮＭＯＳトランジスタ２５０及びＰＭＯＳト
ランジスタ２３０のゲートに夫々印加され、ＰＭＯＳト
ランジスタ２３０はターンオンするのでプルーアップ手
段２１０とプルーダウン手段２２０とがイネーブルさ
れ、バッファー２００の出力信号は入力信号の状態に依
存される。即ち、プールアップ手段２１０とプールダウ
ン手段２２０とがディスエーブル状態であるとき、ロー
状態の出力信号を発生するＮＭＯＳトランジスタ２５０
はオフされ、このようにイネーブルされたプールアップ
手段２１０とプールダウン手段２２０間には一般のイン
バーターの回路が形成される。
力すると、インバーター２４０により反転されたロー状
態の信号がＮＭＯＳトランジスタ２５０及びＰＭＯＳト
ランジスタ２３０のゲートに夫々印加され、ＰＭＯＳト
ランジスタ２３０はターンオンするのでプルーアップ手
段２１０とプルーダウン手段２２０とがイネーブルさ
れ、バッファー２００の出力信号は入力信号の状態に依
存される。即ち、プールアップ手段２１０とプールダウ
ン手段２２０とがディスエーブル状態であるとき、ロー
状態の出力信号を発生するＮＭＯＳトランジスタ２５０
はオフされ、このようにイネーブルされたプールアップ
手段２１０とプールダウン手段２２０間には一般のイン
バーターの回路が形成される。
【００２４】次いで、外部電圧感知部１００から出力さ
れたＨＶＣＣ信号とＬＶＣＣ信号の全てがハイ状態の区
間である、図３（Ａ）の区間（Ｖｃｃ≦２．６Ｖ）で
は、ＬＶＣＣ信号によりトランスミッションゲート２１
３はターンオン、ＰＭＯＳトランジスタ２１４はターン
オフされ、ＨＶＣＣ信号によりトランスミッションゲー
ト２２３はターンオフ、ＮＭＯＳトランジスタ２２４は
ターンオンされる。ここで、ターンオンされたＮＭＯＳ
トランジスタ２２４はＮＭＯＳトランジスタ２２１と並
列に構成されたＮＭＯＳトランジスタ２２５をターンオ
フさせ、前記ターンオフされたＮＭＯＳトランジスタ２
１４はＰＭＯＳトランジスタ２１５とＰＭＯＳトランジ
スタ２１１とが並列連結されるようにする。従って、バ
ッファー２００は実質的に図４に示すような形態のイン
バーター回路になり、これは図１２のＰＭＯＳトランジ
スタ１１に別の一つのＰＭＯＳトランジスタ２１５が並
列に接続された形態になるので、プールアップ手段２１
０のサイズは初めに決定されたプールアップ手段のサイ
ズよりも相対的に大きくなる。
れたＨＶＣＣ信号とＬＶＣＣ信号の全てがハイ状態の区
間である、図３（Ａ）の区間（Ｖｃｃ≦２．６Ｖ）で
は、ＬＶＣＣ信号によりトランスミッションゲート２１
３はターンオン、ＰＭＯＳトランジスタ２１４はターン
オフされ、ＨＶＣＣ信号によりトランスミッションゲー
ト２２３はターンオフ、ＮＭＯＳトランジスタ２２４は
ターンオンされる。ここで、ターンオンされたＮＭＯＳ
トランジスタ２２４はＮＭＯＳトランジスタ２２１と並
列に構成されたＮＭＯＳトランジスタ２２５をターンオ
フさせ、前記ターンオフされたＮＭＯＳトランジスタ２
１４はＰＭＯＳトランジスタ２１５とＰＭＯＳトランジ
スタ２１１とが並列連結されるようにする。従って、バ
ッファー２００は実質的に図４に示すような形態のイン
バーター回路になり、これは図１２のＰＭＯＳトランジ
スタ１１に別の一つのＰＭＯＳトランジスタ２１５が並
列に接続された形態になるので、プールアップ手段２１
０のサイズは初めに決定されたプールアップ手段のサイ
ズよりも相対的に大きくなる。
【００２５】且つ、チップ選択信号がハイ状態のときＨ
ＶＣＣ信号がハイ状態で、ＬＶＣＣ信号がロー状態の区
間である、図３（Ｂ）の区間（２．６＜Ｖｃｃ＜３．８
Ｖ）では、ＬＶＣＣ信号によりトランスミッションゲー
ト２１３はターンオフ、ＰＭＯＳトランジスタ２１４は
ターンオンされ、ＨＶＣＣ信号によりトランスミッショ
ンゲート２２３はターンオフ、ＮＭＯＳトランジスタ２
２４はターンオンされる。ここで、ターンオンされたト
ランジスタ２１４、２２４はトランジスタ２１１、２２
１と夫々並列に構成されたトランジスタ２１５、２２５
をターンオフさせ、入力バッファー２００は実質的に図
１２に示すような形態の回路になるので、プールアップ
手段２１０とプールダウン手段２２０とのサイズは初め
に決定されたプールアップ手段とプールダウン手段間の
サイズ比と同様になる。
ＶＣＣ信号がハイ状態で、ＬＶＣＣ信号がロー状態の区
間である、図３（Ｂ）の区間（２．６＜Ｖｃｃ＜３．８
Ｖ）では、ＬＶＣＣ信号によりトランスミッションゲー
ト２１３はターンオフ、ＰＭＯＳトランジスタ２１４は
ターンオンされ、ＨＶＣＣ信号によりトランスミッショ
ンゲート２２３はターンオフ、ＮＭＯＳトランジスタ２
２４はターンオンされる。ここで、ターンオンされたト
ランジスタ２１４、２２４はトランジスタ２１１、２２
１と夫々並列に構成されたトランジスタ２１５、２２５
をターンオフさせ、入力バッファー２００は実質的に図
１２に示すような形態の回路になるので、プールアップ
手段２１０とプールダウン手段２２０とのサイズは初め
に決定されたプールアップ手段とプールダウン手段間の
サイズ比と同様になる。
【００２６】叉、チップ選択信号がハイ状態でＨＶＣＣ
信号及びＬＶＣＣ信号の全てがロー状態の区間である、
図３（Ｃ）の区間（３．８≦Ｖｃｃ）では、ＬＶＣＣ信
号によりトランスミッションゲート２１３はターンオ
フ、ＰＭＯＳトランジスタ２１４はターンオンされ、Ｈ
ＶＣＣによりトランスミッションゲート２２３はターン
オン、ＮＭＯＳトランジスタ２２４はターンオフされ
る、このとき、前記ターンオンされたトランジスタ２１
４はトランジスタ２１１と並列に構成されたトランジス
タ２１５をターンオフさせ、ターンオフされたトランジ
スタ２２４はトランジスタ２２１と並列に構成されたト
ランジスタ２２５をターンオンさせる。従って、バッフ
ァー２００は実質的に図５に示すような形態のインバー
ター回路になり、これは図１２に示したＮＭＯＳトラン
ジスタ１３に別の一つのＮＭＯＳトランジスタ２２５を
並列に接続した形態として、プルーダウン手段２２０の
サイズは初めに決定されたプルーダウン手段のサイズよ
りも相対的に大きくなる。
信号及びＬＶＣＣ信号の全てがロー状態の区間である、
図３（Ｃ）の区間（３．８≦Ｖｃｃ）では、ＬＶＣＣ信
号によりトランスミッションゲート２１３はターンオ
フ、ＰＭＯＳトランジスタ２１４はターンオンされ、Ｈ
ＶＣＣによりトランスミッションゲート２２３はターン
オン、ＮＭＯＳトランジスタ２２４はターンオフされ
る、このとき、前記ターンオンされたトランジスタ２１
４はトランジスタ２１１と並列に構成されたトランジス
タ２１５をターンオフさせ、ターンオフされたトランジ
スタ２２４はトランジスタ２２１と並列に構成されたト
ランジスタ２２５をターンオンさせる。従って、バッフ
ァー２００は実質的に図５に示すような形態のインバー
ター回路になり、これは図１２に示したＮＭＯＳトラン
ジスタ１３に別の一つのＮＭＯＳトランジスタ２２５を
並列に接続した形態として、プルーダウン手段２２０の
サイズは初めに決定されたプルーダウン手段のサイズよ
りも相対的に大きくなる。
【００２７】このように、前記バッファー２００が図４
に示した形態になると従来図１２に示した回路に比べ論
理しきい電圧は高くなり、前記バッファーが図５に示し
たような形態になると、図１２に示した回路に比べ論理
しきい電圧は低くなる。このような論理しきい電圧の変
動は図６に示したインバーター回路の入出力特性に基づ
く。即ち、図１２に示したインバーター回路において外
部電圧が５Ｖである場合、ＮＭＯＳトランジスタ１３の
βｎ値とＰＭＯＳトランジスタ１１のβＰとがβｎ／β
Ｐ＜１である時の論理しきい電圧は、βｎ／βＰ＝１で
ある時の論理しきい電圧よりも高くなり、βｎ／βＰ＞
１である時の論理しきい電圧はβｎ／βＰ＝１である時
の論理しきい電圧よりも低くなる。このとき、β値はμ
ε／ＴＯＸ（Ｗ／Ｌ）に与えられ、μはチャージキャリ
アーの平均移動度、εは酸化物の誘電率、ＴＯＸは酸化
物の厚さ、Ｗ，Ｌは各ゲートの幅及び長さである。μ、
ε、ＴＯＸが同様な状態で前記β値の関係がβｎ／βＰ
＜１になるためには、ＰＭＯＳトランジスタのＷ，Ｌが
ＮＭＯＳトランジスタのそれより大きくなるべきである
が、図４はＰＭＯＳトランジスタ２１１、２１５が並列
に連結されているため前記の条件を満足させる。
に示した形態になると従来図１２に示した回路に比べ論
理しきい電圧は高くなり、前記バッファーが図５に示し
たような形態になると、図１２に示した回路に比べ論理
しきい電圧は低くなる。このような論理しきい電圧の変
動は図６に示したインバーター回路の入出力特性に基づ
く。即ち、図１２に示したインバーター回路において外
部電圧が５Ｖである場合、ＮＭＯＳトランジスタ１３の
βｎ値とＰＭＯＳトランジスタ１１のβＰとがβｎ／β
Ｐ＜１である時の論理しきい電圧は、βｎ／βＰ＝１で
ある時の論理しきい電圧よりも高くなり、βｎ／βＰ＞
１である時の論理しきい電圧はβｎ／βＰ＝１である時
の論理しきい電圧よりも低くなる。このとき、β値はμ
ε／ＴＯＸ（Ｗ／Ｌ）に与えられ、μはチャージキャリ
アーの平均移動度、εは酸化物の誘電率、ＴＯＸは酸化
物の厚さ、Ｗ，Ｌは各ゲートの幅及び長さである。μ、
ε、ＴＯＸが同様な状態で前記β値の関係がβｎ／βＰ
＜１になるためには、ＰＭＯＳトランジスタのＷ，Ｌが
ＮＭＯＳトランジスタのそれより大きくなるべきである
が、図４はＰＭＯＳトランジスタ２１１、２１５が並列
に連結されているため前記の条件を満足させる。
【００２８】従って、本発明に係る入力バッファー回路
において入出力特性は、図７に示すように、外部電圧が
２．６ｖ未満の図３の（Ａ）区間に該当する場合は、図
１に示したバッファー２００が図４のような形態になる
ため、従来回路よりも論理しきい電圧が高くなる反面、
外部電圧が３．８Ｖ以上、即ち、第３（Ｃ）区間に該当
する場合は、図１に示したバッファー２００が図５のよ
うな形態になるため、従来回路よりも論理しきい電圧は
低くなる。且つ、外部電圧が２．６Ｖ以上３．８Ｖ以下
である、図３の（Ｂ）区間における論理しきい電圧は従
来回路と同様になる。
において入出力特性は、図７に示すように、外部電圧が
２．６ｖ未満の図３の（Ａ）区間に該当する場合は、図
１に示したバッファー２００が図４のような形態になる
ため、従来回路よりも論理しきい電圧が高くなる反面、
外部電圧が３．８Ｖ以上、即ち、第３（Ｃ）区間に該当
する場合は、図１に示したバッファー２００が図５のよ
うな形態になるため、従来回路よりも論理しきい電圧は
低くなる。且つ、外部電圧が２．６Ｖ以上３．８Ｖ以下
である、図３の（Ｂ）区間における論理しきい電圧は従
来回路と同様になる。
【００２９】叉、本発明に係る入力バッファー回路の第
２実施形態として、図８に示すように、ＨＶＣＣ信号と
ＬＶＣＣ信号とを発生する外部電圧感知部１００と、該
外部電圧感知部１００の出力信号ＨＶＣＣ、ＬＶＣＣに
よりＴＴＬレベルの入力信号をＣＭＯＳレベルの信号に
変換する変換手段としてのバッファー３００と、から構
成することができる。
２実施形態として、図８に示すように、ＨＶＣＣ信号と
ＬＶＣＣ信号とを発生する外部電圧感知部１００と、該
外部電圧感知部１００の出力信号ＨＶＣＣ、ＬＶＣＣに
よりＴＴＬレベルの入力信号をＣＭＯＳレベルの信号に
変換する変換手段としてのバッファー３００と、から構
成することができる。
【００３０】且つ、前記バッファー３００においては、
入力信号の印加により一方側端に印加される外部電圧を
他方側端に伝達するプールアップ手段３１０と、入力信
号の印加により接地レベルの電圧を他方側に伝達するプ
ルーダウン手段３２０と、該プルーダウン手段３２０と
接地との間に連結されインバーター３５０で反転された
チップ選択信号／ＣＳによりバッファー３００をイネー
ブル／ディスエーブルさせる手段としてのＮＭＯＳトラ
ンジスタ３３０と、ソース端子が外部電圧に連結されド
レイン端子は前記プルーアップ手段３１０とプルーダウ
ン手段３２０との接続点に連結されゲート端子には前記
インバーター３５０で反転されたチップ選択信号／ＣＳ
が印加され、前記バッファー３００がディスエーブルさ
れる場合出力信号をハイ状態になるようにするＰＭＯＳ
トランジスタ３４０と、該ＰＭＯＳトランジスタ３４０
のドレインから出力された信号を順次反転するインバー
ター３６０、３７０と、から構成される。ここで、前記
バッファー３００の出力信号は二つの入力信号Buffer I
nput及び反転されたチップ選択信号／ＣＳに対しＮＡＮ
Ｄゲートの論理値を有するようになる。
入力信号の印加により一方側端に印加される外部電圧を
他方側端に伝達するプールアップ手段３１０と、入力信
号の印加により接地レベルの電圧を他方側に伝達するプ
ルーダウン手段３２０と、該プルーダウン手段３２０と
接地との間に連結されインバーター３５０で反転された
チップ選択信号／ＣＳによりバッファー３００をイネー
ブル／ディスエーブルさせる手段としてのＮＭＯＳトラ
ンジスタ３３０と、ソース端子が外部電圧に連結されド
レイン端子は前記プルーアップ手段３１０とプルーダウ
ン手段３２０との接続点に連結されゲート端子には前記
インバーター３５０で反転されたチップ選択信号／ＣＳ
が印加され、前記バッファー３００がディスエーブルさ
れる場合出力信号をハイ状態になるようにするＰＭＯＳ
トランジスタ３４０と、該ＰＭＯＳトランジスタ３４０
のドレインから出力された信号を順次反転するインバー
ター３６０、３７０と、から構成される。ここで、前記
バッファー３００の出力信号は二つの入力信号Buffer I
nput及び反転されたチップ選択信号／ＣＳに対しＮＡＮ
Ｄゲートの論理値を有するようになる。
【００３１】叉、前記プルーアップ手段３１０において
は、ソース端子に外部電圧が印加されゲート端子にＴＴ
Ｌレベルの入力信号が印加されるＰＭＯＳトランジスタ
３１１と、前記外部電圧感知部１００の信号ＬＶＣＣを
反転するインバーター３１２と、前記信号ＬＶＣＣが一
方側に印加され前記インバーター３１２の出力信号が他
方側に印加されて前記ＴＴＬレベルの入力信号を伝送す
るトランスミッションゲート３１３と、ソース端子に外
部電圧が印加されゲート端子に前記信号ＬＶＣＣが印加
されドレイン端子に前記トランスミッションゲート端子
３１３の出力信号が印加されるＰＭＯＳトランジスタ３
１４と、ソース端子に外部電圧が印加されゲート端子に
前記トランスミッションゲート端子３１３の出力信号が
印加されドレイン端子は前記ＰＭＯＳトランジスタ３１
１のドレイン端子と接続されるＰＭＯＳトランジスタ３
１５と、から構成される。
は、ソース端子に外部電圧が印加されゲート端子にＴＴ
Ｌレベルの入力信号が印加されるＰＭＯＳトランジスタ
３１１と、前記外部電圧感知部１００の信号ＬＶＣＣを
反転するインバーター３１２と、前記信号ＬＶＣＣが一
方側に印加され前記インバーター３１２の出力信号が他
方側に印加されて前記ＴＴＬレベルの入力信号を伝送す
るトランスミッションゲート３１３と、ソース端子に外
部電圧が印加されゲート端子に前記信号ＬＶＣＣが印加
されドレイン端子に前記トランスミッションゲート端子
３１３の出力信号が印加されるＰＭＯＳトランジスタ３
１４と、ソース端子に外部電圧が印加されゲート端子に
前記トランスミッションゲート端子３１３の出力信号が
印加されドレイン端子は前記ＰＭＯＳトランジスタ３１
１のドレイン端子と接続されるＰＭＯＳトランジスタ３
１５と、から構成される。
【００３２】叉、前記プルーダウン手段３２０において
は、ドレイン端子が前記ＰＭＯＳトランジスタ３１１の
ドレイン端子に連結されゲート端子に前記ＴＴＬレベル
の入力信号が印加されソース端子はＮＭＯＳトランジス
タ３３０のドレイン端子に連結されるＮＭＯＳトランジ
スタ３２１と、前記外部電圧感知部１００の出力信号Ｈ
ＶＣＣを反転するインバーター３２２と、前記信号ＨＶ
ＣＣが一方側に印加され前記インバーター３２２の出力
信号が他方側に印加されて前記ＴＴＬレベルの入力信号
を伝送するトランスミッションゲート３２３と、ドレイ
ン端子に該トランスミッションゲート３２３の出力信号
が印加されゲート端子に前記信号ＨＶＣＣが印加されソ
ース端子は接地されるＮＭＯＳトランジスタ３２４と、
ゲート端子に前記トランスミッションゲート３２３の出
力信号が印加されドレイン端子とソース端子とはＮＭＯ
Ｓトランジスタ３２１のドレイン端子とソース端子とに
夫々連結されるＮＭＯＳトランジスタ３２５と、から構
成される。
は、ドレイン端子が前記ＰＭＯＳトランジスタ３１１の
ドレイン端子に連結されゲート端子に前記ＴＴＬレベル
の入力信号が印加されソース端子はＮＭＯＳトランジス
タ３３０のドレイン端子に連結されるＮＭＯＳトランジ
スタ３２１と、前記外部電圧感知部１００の出力信号Ｈ
ＶＣＣを反転するインバーター３２２と、前記信号ＨＶ
ＣＣが一方側に印加され前記インバーター３２２の出力
信号が他方側に印加されて前記ＴＴＬレベルの入力信号
を伝送するトランスミッションゲート３２３と、ドレイ
ン端子に該トランスミッションゲート３２３の出力信号
が印加されゲート端子に前記信号ＨＶＣＣが印加されソ
ース端子は接地されるＮＭＯＳトランジスタ３２４と、
ゲート端子に前記トランスミッションゲート３２３の出
力信号が印加されドレイン端子とソース端子とはＮＭＯ
Ｓトランジスタ３２１のドレイン端子とソース端子とに
夫々連結されるＮＭＯＳトランジスタ３２５と、から構
成される。
【００３３】このように構成された入力バッファー回路
３００は、ハイ状態のチップ選択信号ＣＳが入力する
と、インバーター３５０により反転されたロー信号がト
ランジスタ３３０、３４０の各ゲートに印加され、前記
トランジスタ３３０はターンオフされてプールアップ手
段３１０とプールダウン手段３２０とがディスエーブル
され、前記トランジスタ３４０はターンオンされて、バ
ッファー３００の出力信号は恒常ハイ状態になる。
３００は、ハイ状態のチップ選択信号ＣＳが入力する
と、インバーター３５０により反転されたロー信号がト
ランジスタ３３０、３４０の各ゲートに印加され、前記
トランジスタ３３０はターンオフされてプールアップ手
段３１０とプールダウン手段３２０とがディスエーブル
され、前記トランジスタ３４０はターンオンされて、バ
ッファー３００の出力信号は恒常ハイ状態になる。
【００３４】且つ、ロー状態のチップ選択信号ＣＳが入
力すると、インバーター３５０により反転されたロー信
号がトランジスタ３３０、３４０のゲートに夫々印加さ
れ、前記トランジスタ３４０はターンオフされ、トラン
ジスタ３３０はターンオンされて入力バッファー３００
の出力信号は入力信号の状態に依存される。即ち、印加
する外部電圧のレベルが図３（Ａ）区間に該当すると、
外部電圧感知部１００は夫々ハイ状態のＨＶＣＣ、ＬＶ
ＣＣ信号を出力し、該ハイ状態のＬＶＣＣ信号によりト
ランスミッションゲート３１３がターンオン、トランジ
スタ３１４はターンオフされる。次いで、ハイ状態のＨ
ＶＣＣ信号によりトランスミッションゲート３２３はタ
ーンオフ、ＮＭＯＳトランジスタ３２４はターンオンさ
れる。ここで、ターンオンされたトランジスタ３２４は
前記トランジスタ３２１と並列に接続されるトランジス
タ３２５をターンオフさせ、ターンオフされたトランジ
スタ３１４はトランジスタ３１５とトランジスタ３１１
とが並列に連結されるようにする。従って、この場合の
回路構成は、図９に示したように、プルーアップ手段３
１０のサイズが初めに決定されたプルーアップ手段のサ
イズよりも相対的に大きくなる。
力すると、インバーター３５０により反転されたロー信
号がトランジスタ３３０、３４０のゲートに夫々印加さ
れ、前記トランジスタ３４０はターンオフされ、トラン
ジスタ３３０はターンオンされて入力バッファー３００
の出力信号は入力信号の状態に依存される。即ち、印加
する外部電圧のレベルが図３（Ａ）区間に該当すると、
外部電圧感知部１００は夫々ハイ状態のＨＶＣＣ、ＬＶ
ＣＣ信号を出力し、該ハイ状態のＬＶＣＣ信号によりト
ランスミッションゲート３１３がターンオン、トランジ
スタ３１４はターンオフされる。次いで、ハイ状態のＨ
ＶＣＣ信号によりトランスミッションゲート３２３はタ
ーンオフ、ＮＭＯＳトランジスタ３２４はターンオンさ
れる。ここで、ターンオンされたトランジスタ３２４は
前記トランジスタ３２１と並列に接続されるトランジス
タ３２５をターンオフさせ、ターンオフされたトランジ
スタ３１４はトランジスタ３１５とトランジスタ３１１
とが並列に連結されるようにする。従って、この場合の
回路構成は、図９に示したように、プルーアップ手段３
１０のサイズが初めに決定されたプルーアップ手段のサ
イズよりも相対的に大きくなる。
【００３５】叉、外部電圧のレベルが図３（Ｂ）区間に
該当すると、外部電圧感知部１００からハイ状態のＨＶ
ＣＣ信号とロー状態のＬＶＣＣ信号とが出力され、該ロ
ー状態のＬＶＣＣ信号によりトランスミッションゲート
３１３がターンオフ、ＰＭＯＳトランジスタ３１４はタ
ーンオンされ、ハイ状態のＨＶＣＣ信号によりトランス
ミッションゲート３２３はターンオフ、ＮＭＯＳトラン
ジスタ３２４はターンオンされる。従って、この場合の
回路構成は図１０に示した構成と同様になり、プールア
ップ手段３１０及びプールダウン手段３２０のサイズは
初めに決定されたプールアップ手段とプールダウン手段
間のサイズ比と同様になる。このとき、トランジスタ３
１４、３２４はトランジスタ３１１、３２１と夫々並列
に連結されたトランジスタ３１５、３２５を夫々ターン
オフさせる役割をする。
該当すると、外部電圧感知部１００からハイ状態のＨＶ
ＣＣ信号とロー状態のＬＶＣＣ信号とが出力され、該ロ
ー状態のＬＶＣＣ信号によりトランスミッションゲート
３１３がターンオフ、ＰＭＯＳトランジスタ３１４はタ
ーンオンされ、ハイ状態のＨＶＣＣ信号によりトランス
ミッションゲート３２３はターンオフ、ＮＭＯＳトラン
ジスタ３２４はターンオンされる。従って、この場合の
回路構成は図１０に示した構成と同様になり、プールア
ップ手段３１０及びプールダウン手段３２０のサイズは
初めに決定されたプールアップ手段とプールダウン手段
間のサイズ比と同様になる。このとき、トランジスタ３
１４、３２４はトランジスタ３１１、３２１と夫々並列
に連結されたトランジスタ３１５、３２５を夫々ターン
オフさせる役割をする。
【００３６】叉、外部電圧のレベルが図３（Ｃ）区間に
該当すると、外部電圧感知部１００は全てロー状態のＨ
ＶＣＣ、ＬＶＣＣ信号出力し、該ロー状態のＬＶＣＣ信
号によりトランスミッションゲート３１３はターンオ
フ、ＰＭＯＳトランジスタ３１４はターンオンされ、前
記ロー状態のＨＶＣＣ信号によりトランスミッションゲ
ート３２３はターンオン、ＮＭＯＳトランジスタ３２４
はターンオフされる。従って、このときの回路構成は図
１１と同様になり、プルーダウン手段３２０のサイズは
初めに決定されたプルーダウン手段のサイズよりも相対
的に大きくなる。このとき、ターンオンされた前記トラ
ンジスタ３１４はトランジスタ３１１と並列に構成され
たトランジスタ３１５をターンオフさせ、ターンオフさ
れたトランジスタ３２４はトランジスタ３２５とトラン
ジスタ３２１とを並列に連結する。
該当すると、外部電圧感知部１００は全てロー状態のＨ
ＶＣＣ、ＬＶＣＣ信号出力し、該ロー状態のＬＶＣＣ信
号によりトランスミッションゲート３１３はターンオ
フ、ＰＭＯＳトランジスタ３１４はターンオンされ、前
記ロー状態のＨＶＣＣ信号によりトランスミッションゲ
ート３２３はターンオン、ＮＭＯＳトランジスタ３２４
はターンオフされる。従って、このときの回路構成は図
１１と同様になり、プルーダウン手段３２０のサイズは
初めに決定されたプルーダウン手段のサイズよりも相対
的に大きくなる。このとき、ターンオンされた前記トラ
ンジスタ３１４はトランジスタ３１１と並列に構成され
たトランジスタ３１５をターンオフさせ、ターンオフさ
れたトランジスタ３２４はトランジスタ３２５とトラン
ジスタ３２１とを並列に連結する。
【００３７】このような本発明の第２実施形態の入力バ
ッファー３００の動作は基本的に第１実施形態の入力バ
ッファー２００の動作と同様であるため、詳細な説明は
省略する。
ッファー３００の動作は基本的に第１実施形態の入力バ
ッファー２００の動作と同様であるため、詳細な説明は
省略する。
【００３８】
【発明の効果】以上説明した本発明に係る入力バッファ
ー回路においては、外部電圧のレベルが高い場合は論理
しきい電圧を低くし、外部電圧のレベルが低い場合は論
理しきい電圧を高くさせて、ＴＴＬレベルの電圧がＣＭ
ＯＳレベルの電圧に変換されるとき、ハイ入力範囲（Lo
gical High Input Range）のマージンとロー入力範囲
（Logical Low Input Range）のマージンとを向上し得
るという効果がある。
ー回路においては、外部電圧のレベルが高い場合は論理
しきい電圧を低くし、外部電圧のレベルが低い場合は論
理しきい電圧を高くさせて、ＴＴＬレベルの電圧がＣＭ
ＯＳレベルの電圧に変換されるとき、ハイ入力範囲（Lo
gical High Input Range）のマージンとロー入力範囲
（Logical Low Input Range）のマージンとを向上し得
るという効果がある。
【図１】本発明に係る入力バッファー回路の第１実施形
態を示した回路図である。
態を示した回路図である。
【図２】本発明の第１実施形態に係る外部電圧感知部の
回路図である。
回路図である。
【図３】外部電圧感知部から発生される信号を説明した
図である。
図である。
【図４】外部電圧感知部から出力する信号に従う本発明
の第１実施形態の動作説明図である。
の第１実施形態の動作説明図である。
【図５】外部電圧感知部から出力する信号に従う本発明
の第１実施形態の動作説明図である。
の第１実施形態の動作説明図である。
【図６】本発明に係るインバーターの入出力特性表示図
である。
である。
【図７】本発明に係る入力バッファーの入出力特性表示
図である。
図である。
【図８】本発明に係る入力バッファー回路の第２実施形
態を示した回路図である。
態を示した回路図である。
【図９】外部電圧感知部から出力する信号に従う本発明
第２実施形態の動作説明図である。
第２実施形態の動作説明図である。
【図１０】外部電圧感知部から出力する信号に従う本発
明第２実施形態の動作説明図である。
明第２実施形態の動作説明図である。
【図１１】外部電圧感知部から出力する信号に従う本発
明第２実施形態の動作説明図である。
明第２実施形態の動作説明図である。
【図１２】従来入力バッファー回路図である。
【図１３】従来チップ選択信号、入力信号、及び出力信
号の関係を示したタイミング図である。
号の関係を示したタイミング図である。
【図１４】従来外部電圧と論理しきい電圧間の関係を示
したグラフである。
したグラフである。
１００：外部電圧感知部 ２００、３００：バッファー ２１０、３１０：プルーアップ手段 ２２０、３２０：プルーダウン手段 ２１１、２１４、２１５、２３０、３１１、３１４、３
１５、３４０：ＰＭＯＳトランジスタ ２１３、２２３、３１３、３２３：トランスミッション
ゲート ２２１、２２３、２２５、２５０、３２１、３２４、３
２５、３３０：ＮＭＯＳトランジスタ ２１２、２２２、２４０、２６０、２７０、３１２、３
２２、３５０、３６０、３７０：インバーター
１５、３４０：ＰＭＯＳトランジスタ ２１３、２２３、３１３、３２３：トランスミッション
ゲート ２２１、２２３、２２５、２５０、３２１、３２４、３
２５、３３０：ＮＭＯＳトランジスタ ２１２、２２２、２４０、２６０、２７０、３１２、３
２２、３５０、３６０、３７０：インバーター
Claims (17)
- 【請求項１】半導体メモリの入力バッファー回路であっ
て、 外部電圧が所定比に分圧された複数個の電圧を基準電圧
と比較し外部電圧のレベルを複数個の区間に区分する外
部電圧感知手段と、 プルーアップ手段とプルーダウン手段とを有し、前記外
部電圧感知手段により区分された外部電圧の区間別にＴ
ＴＬレベルの入力信号をＣＭＯＳレベルの信号に変換す
る変換手段と、を備えた半導体メモリの入力バッファー
回路。 - 【請求項２】前記プルーアップ手段及びプルーダウン手
段は、インバーターの作用を行うように形成される請求
項１記載の半導体メモリの入力バッファー回路。 - 【請求項３】前記インバーターは、チップ選択信号によ
りインバーターをイネーブルさせるイネーブル手段が追
加包含される請求項２記載の半導体メモリの入力バッフ
ァー回路。 - 【請求項４】前記インバーターは、インバーターがディ
スエーブルされるとき所定状態の信号を出力する手段が
追加包含される請求項３記載の半導体メモリの入力バッ
ファー回路。 - 【請求項５】前記所定状態の信号は、ロー状態である請
求項４記載の半導体メモリの入力バッファー回路。 - 【請求項６】前記所定状態の信号は、ハイ状態である請
求項４記載の半導体メモリの入力バッファー回路。 - 【請求項７】前記インバーターは、外部電圧感知手段か
ら入力される信号が第１区間であるとき回路の論理しき
い電圧を減少させる請求項２記載の半導体メモリの入力
バッファー回路。 - 【請求項８】前記論理しきい電圧の減少は、プルーアッ
プ手段のサイズの増加により得られる請求項７記載の半
導体メモリの入力バッファー回路。 - 【請求項９】前記プルーアップ手段のサイズの増加は、
一つ以上のトランジスタが前記プルーアップ手段に並列
に追加連結されてなる請求項８記載の半導体メモリの入
力バッファー回路。 - 【請求項１０】前記一つ以上のトランジスタのゲート
は、該トランジスタのゲートがターンオンされたトラン
スミッションゲートを通って前記プルーアップ手段のゲ
ートに連結される請求項９記載の半導体メモリの入力バ
ッファー回路。 - 【請求項１１】前記トランスミッションゲートは、前記
外部電圧感知部から入力される信号が第１区間でないと
きターンオフされる請求項１０記載の半導体メモリの入
力バッファー回路。 - 【請求項１２】前記インバーターは、前記外部電圧感知
部から入力される信号が第２区間であるとき回路のしき
い電圧が変化されない請求項２記載の半導体メモリの入
力バッファー回路。 - 【請求項１３】前記インバーターは、外部電圧感知手段
から入力される信号が第３区間であるとき回路のしきい
電圧を増加させる請求項２記載の半導体メモリの入力バ
ッファー回路。 - 【請求項１４】前記論理しきい電圧の増加は、プルーダ
ウン手段のサイズを増加させてなる請求項１３記載の半
導体メモリの入力バッファー回路。 - 【請求項１５】前記プルーダウン手段のサイズの増加
は、一つ以上のトランジスタを前記プルーダウン手段に
並列に追加連結してなる請求項１４記載の半導体メモリ
の入力バッファー回路。 - 【請求項１６】前記一つ以上のトランジスタは、該トラ
ンジスタのゲートがターンオンされたトランスミッショ
ンゲートを通ってプールダウン手段のゲートに連結され
る請求項１５記載の半導体メモリの入力バッファー回
路。 - 【請求項１７】前記トランスミッションゲートは、前記
外部電圧感知部から入力される信号が第３区間でないと
きターンオフされる請求項１６記載の半導体メモリの入
力バッファー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P21767 | 1995-07-22 | ||
| KR1019950021767A KR0157886B1 (ko) | 1995-07-22 | 1995-07-22 | 반도체 메모리의 입력 버퍼 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945086A true JPH0945086A (ja) | 1997-02-14 |
| JP2931244B2 JP2931244B2 (ja) | 1999-08-09 |
Family
ID=19421344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8003277A Expired - Fee Related JP2931244B2 (ja) | 1995-07-22 | 1996-01-11 | 半導体メモリの入力バッファー回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654664A (ja) |
| JP (1) | JP2931244B2 (ja) |
| KR (1) | KR0157886B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1093339C (zh) * | 1997-03-21 | 2002-10-23 | 日本电气株式会社 | 半导体器件及其输出电路 |
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| JPH09321603A (ja) * | 1996-05-28 | 1997-12-12 | Oki Electric Ind Co Ltd | 多電源半導体集積回路 |
| US5838168A (en) * | 1996-09-05 | 1998-11-17 | American Microsystems, Inc. | 3V/5V input buffer |
| JP3254159B2 (ja) * | 1997-02-04 | 2002-02-04 | セイコーインスツルメンツ株式会社 | 充放電制御回路 |
| GB2340682B (en) * | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
| KR100308208B1 (ko) | 1998-09-21 | 2001-11-30 | 윤종용 | 반도체집적회로장치의입력회로 |
| GB2373115B8 (en) * | 2001-03-08 | 2008-07-24 | Micron Technology Inc | Adaptive threshold logic circuit |
| US6940304B2 (en) * | 2001-03-14 | 2005-09-06 | Micron Technology, Inc. | Adaptive threshold logic circuit |
| KR100714013B1 (ko) * | 2002-07-09 | 2007-05-04 | 주식회사 하이닉스반도체 | 가변적인 입력 레벨을 갖는 입력버퍼 |
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1995
- 1995-07-22 KR KR1019950021767A patent/KR0157886B1/ko not_active Expired - Lifetime
-
1996
- 1996-01-11 JP JP8003277A patent/JP2931244B2/ja not_active Expired - Fee Related
- 1996-03-28 US US08/623,083 patent/US5654664A/en not_active Expired - Lifetime
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| US5654664A (en) | 1997-08-05 |
| KR0157886B1 (ko) | 1999-03-20 |
| JP2931244B2 (ja) | 1999-08-09 |
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