JPH02186672A - 半導体記憶装置の基板バイアス発生回路 - Google Patents
半導体記憶装置の基板バイアス発生回路Info
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- JPH02186672A JPH02186672A JP1006366A JP636689A JPH02186672A JP H02186672 A JPH02186672 A JP H02186672A JP 1006366 A JP1006366 A JP 1006366A JP 636689 A JP636689 A JP 636689A JP H02186672 A JPH02186672 A JP H02186672A
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- JP
- Japan
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- circuit
- oscillation circuit
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- semiconductor memory
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- Pending
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- 239000000758 substrate Substances 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000010355 oscillation Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000014759 maintenance of location Effects 0.000 abstract description 17
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
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- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
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- 230000007704 transition Effects 0.000 description 2
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の基板バイアス発生回路（以下
Ｂ、Ｂ、Ｇ、と称する）に関し、特に低電圧データ保持
動作を保証するスタティック型半導体記憶装置（以下Ｓ
ＲＡＭと称する）の基板バイアス発生回路に関する。
Ｂ、Ｂ、Ｇ、と称する）に関し、特に低電圧データ保持
動作を保証するスタティック型半導体記憶装置（以下Ｓ
ＲＡＭと称する）の基板バイアス発生回路に関する。
一般にＳＲＡＭは、高速アクセスの要求を満すために、
Ｂ 、 Ｂ 、 Ｇ、を備え、ＭＯＳ）ランジスタの拡
散層容量を低減する回路方式が提案され実用化している
。
Ｂ 、 Ｂ 、 Ｇ、を備え、ＭＯＳ）ランジスタの拡
散層容量を低減する回路方式が提案され実用化している
。
従来のＢ、Ｂ、Ｇ、回路は第２図に示すように奇数個の
インバータ回路Ｂ１〜Ｂ０１により構成された発生回路
で、この出力はｎチャンネルＭＯ８）ランジスタＱ５．
Ｑ６に容量Ｃ２を介して接続されている。なお、Ｎ４．
Ｎ５は節点、ｖｂｂは基板電位出力である。
インバータ回路Ｂ１〜Ｂ０１により構成された発生回路
で、この出力はｎチャンネルＭＯ８）ランジスタＱ５．
Ｑ６に容量Ｃ２を介して接続されている。なお、Ｎ４．
Ｎ５は節点、ｖｂｂは基板電位出力である。
次にこのＢ、Ｂ、Ｇ、回路の動作について説明する。ま
ず、インバータＢ、〜Ｂ、、、の奇数個で構成される為
、この発振回路３は一定周期で発振する。即ち、発振回
路３の出力である節点Ｎ４は、“′０”ルベルと“′］
″ルベルを繰り返す。節点Ｎ４が゛１″レベルの場合、
節点Ｎ５は容量Ｃ２のカップリンクにより電源電位（以
下Ｖｃｃとする）に向って上昇する。これによりトラン
ジスタＱ６がオン状態となり、最終的に節点Ｎ５はトラ
ンジスタＱ６のしきい値電圧（以下Ｖ７２とする）まで
」二昇する。
ず、インバータＢ、〜Ｂ、、、の奇数個で構成される為
、この発振回路３は一定周期で発振する。即ち、発振回
路３の出力である節点Ｎ４は、“′０”ルベルと“′］
″ルベルを繰り返す。節点Ｎ４が゛１″レベルの場合、
節点Ｎ５は容量Ｃ２のカップリンクにより電源電位（以
下Ｖｃｃとする）に向って上昇する。これによりトラン
ジスタＱ６がオン状態となり、最終的に節点Ｎ５はトラ
ンジスタＱ６のしきい値電圧（以下Ｖ７２とする）まで
」二昇する。
次に節点Ｎ４か” Ｏ”レベルになると容量Ｃ２のカッ
プリンクにより節点Ｎ４の電位は（ＶＴ２Ｖｃ。）に向
かって下降する。これにより、１〜ランシスタＱ６がオ
フ状態になるのに対し、トランジスタＱ、かオン状態と
なり、接地レベルにあった基板電位Ｖｂ５が節点Ｎ４に
向って引き抜かれ、最終的に基板電位■ｂｂは節点Ｎ４
の電位にトランジスタＱ５のしきい電位圧（息子ＶＩ３
とする）を加えた電位まで引き抜かれる。この動作か発
振回路３によって繰り返され、基板電位は（ｖ’ｒ＝。
プリンクにより節点Ｎ４の電位は（ＶＴ２Ｖｃ。）に向
かって下降する。これにより、１〜ランシスタＱ６がオ
フ状態になるのに対し、トランジスタＱ、かオン状態と
なり、接地レベルにあった基板電位Ｖｂ５が節点Ｎ４に
向って引き抜かれ、最終的に基板電位■ｂｂは節点Ｎ４
の電位にトランジスタＱ５のしきい電位圧（息子ＶＩ３
とする）を加えた電位まで引き抜かれる。この動作か発
振回路３によって繰り返され、基板電位は（ｖ’ｒ＝。
ＶＴ２ Ｖｏｏ）で安定する。
一般にＳＲＡＭは、ＲＡＭカー１へ、ハンティターミナ
ル等の用途に使われるため、電池でのバッテリーバック
アップが必要となり、非選択状態かつ、停電圧てメモリ
セル情報の保持を保証する、言わゆるデータリテンショ
ン機能を有している。
ル等の用途に使われるため、電池でのバッテリーバック
アップが必要となり、非選択状態かつ、停電圧てメモリ
セル情報の保持を保証する、言わゆるデータリテンショ
ン機能を有している。
また、このデータリテンション状態ては、電池でＳＲＡ
Ｍのデータを保持する関係上、その消費電流は数μＡ程
度か求められている。し７かし、ｓ、ｓ、ｅ は消費
電流か数μＡ程度流れるために、上記データリテンジ：
９ン時の低消費電力を満たずことかできないという欠点
かある。
Ｍのデータを保持する関係上、その消費電流は数μＡ程
度か求められている。し７かし、ｓ、ｓ、ｅ は消費
電流か数μＡ程度流れるために、上記データリテンジ：
９ン時の低消費電力を満たずことかできないという欠点
かある。
しノ、：がって、本発明の目的は、データリテンション
時に低消費電力を実現した半導体記憶装置の基板バイア
ス発生回路を提供することにある。。
時に低消費電力を実現した半導体記憶装置の基板バイア
ス発生回路を提供することにある。。
〔課題を解決するための°Ｌ段：］
本発明の半導体記憶装置の基板バイアス発生回路と、デ
ータリテンション時の電圧を検知する電源電圧低下検出
回路と、データリテンション時に前記電源、電圧低］・
検出回路出力により発振回路を停止させる手段とを有し
ている。
ータリテンション時の電圧を検知する電源電圧低下検出
回路と、データリテンション時に前記電源、電圧低］・
検出回路出力により発振回路を停止させる手段とを有し
ている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は半導体記憶装置力基板バイアス発振回
路て、偶数個のインバータ回路Ａ１Δ２ − ＡｍとＮ
ＯＲ論理ケートＭとからなる発振回路］と、抵抗索子
１（１とＮチャンネルＭＯＳトランジスタＱ４とからな
る電源電圧低下検出回路２と、容Ｍ Ｃ＋と、Ｎチャン
ネルＭＯＳトランジスタＱ１．Ｑ２１、Ｑ３ととから構
成されている。
発明の一実施例は半導体記憶装置力基板バイアス発振回
路て、偶数個のインバータ回路Ａ１Δ２ − ＡｍとＮ
ＯＲ論理ケートＭとからなる発振回路］と、抵抗索子
１（１とＮチャンネルＭＯＳトランジスタＱ４とからな
る電源電圧低下検出回路２と、容Ｍ Ｃ＋と、Ｎチャン
ネルＭＯＳトランジスタＱ１．Ｑ２１、Ｑ３ととから構
成されている。
電源電圧低下検出回路２は、１〜ランシスタＱ４のしき
い値電圧ＶＴＩをデータリテンション状態に遷移する所
定の電圧付近に設定Ｉ−１かつ抵抗）γ１の抵抗値より
もトランジスタＱ４のオン状態でグ）抵抗値を小さくす
る様に設定する。即ち、所定の電圧以上では、電源電圧
低下検出回路２の出力である節点Ｎ３は゛Ｏ″レヘレベ
所定の電圧以−ドでは１′”レベルになる。電源電圧Ｖ
。０がメモリ回路の通常動作を行なう所定の電圧以上で
は、節点Ｎ３は“１″″レベルにあり、ＮＯＲ論理ゲー
トＭと、偶数個のインバータＡ１〜Ａ１ｎは、奇数段の
インバータ回路の直列接続に相当する回路構成になる。
い値電圧ＶＴＩをデータリテンション状態に遷移する所
定の電圧付近に設定Ｉ−１かつ抵抗）γ１の抵抗値より
もトランジスタＱ４のオン状態でグ）抵抗値を小さくす
る様に設定する。即ち、所定の電圧以上では、電源電圧
低下検出回路２の出力である節点Ｎ３は゛Ｏ″レヘレベ
所定の電圧以−ドでは１′”レベルになる。電源電圧Ｖ
。０がメモリ回路の通常動作を行なう所定の電圧以上で
は、節点Ｎ３は“１″″レベルにあり、ＮＯＲ論理ゲー
トＭと、偶数個のインバータＡ１〜Ａ１ｎは、奇数段の
インバータ回路の直列接続に相当する回路構成になる。
またＮチャンネルＭ ＯＳ Ｔ−ランジスタＱ３もオフ
状態であるから、本発明の実施例は従来例と同様な回路
構成になり、Ｂ、Ｂ、Ｇ、とじて動作するのは明からで
ある。一方、電源電圧Ｖ。０がメモリ回路の通常の動作
電圧から低下し、データリテンション状態になる所定電
圧以下になると、節点Ｎ３は″゛］″］″レベル。した
かつて、Ｎ ＯＲ論理ゲー１〜の出力である節点Ｎ、は
０°”レベルで固定され、発振回路１で流れる電流を抑
える。またトランジスタＱ３は、節点Ｎ５が′］“レベ
ルであるからオン状態となり、基板電位かデータリテン
ション状態の場合、フローテインクにならない様、接地
される。
状態であるから、本発明の実施例は従来例と同様な回路
構成になり、Ｂ、Ｂ、Ｇ、とじて動作するのは明からで
ある。一方、電源電圧Ｖ。０がメモリ回路の通常の動作
電圧から低下し、データリテンション状態になる所定電
圧以下になると、節点Ｎ３は″゛］″］″レベル。した
かつて、Ｎ ＯＲ論理ゲー１〜の出力である節点Ｎ、は
０°”レベルで固定され、発振回路１で流れる電流を抑
える。またトランジスタＱ３は、節点Ｎ５が′］“レベ
ルであるからオン状態となり、基板電位かデータリテン
ション状態の場合、フローテインクにならない様、接地
される。
以上説明したように本発明は、データリテンション状態
の場合、発振回路を停止させることにより、データリテ
ンシミ１ン状態時に流れる電流を小さくする効果がある
ことはもちろんのこと、またデータリテンション状態の
場合に基板電位を接地するためのメモリセルの拡散層容
量が増加し、α線によるデータ破壊がおきにくくなる効
果もある。また、電源電圧低下検出回路を使用すること
によりデータリテンション状態からの通常の動作電位に
遷移する間に、Ｂ、Ｂ、Ｇ か動作するため、通常の
動作電位になった直後にメモリセルをアクセスしても遅
れが生じない。
の場合、発振回路を停止させることにより、データリテ
ンシミ１ン状態時に流れる電流を小さくする効果がある
ことはもちろんのこと、またデータリテンション状態の
場合に基板電位を接地するためのメモリセルの拡散層容
量が増加し、α線によるデータ破壊がおきにくくなる効
果もある。また、電源電圧低下検出回路を使用すること
によりデータリテンション状態からの通常の動作電位に
遷移する間に、Ｂ、Ｂ、Ｇ か動作するため、通常の
動作電位になった直後にメモリセルをアクセスしても遅
れが生じない。
第１図は本発明の実施例のす導体記憶装置の基板バイア
ス発生回路を示す図、第２図は従来の半導体記憶装置の
Ｂ、１３．Ｇ、をホず図である。 １．３・・・・・・発振回路、２・・・・・・電源電圧
低下検出回路、Ａ１〜Ａ□及び８１〜８ｍ・・・・・・
インバータ、Ｍ・・・・・・ＮＯＲ論理ゲート、Ｑｌ、
Ｃ２゜Ｃ３，Ｃ４，Ｃ５，Ｃ６・・・・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｒ１・・・・・・抵抗素子、Ｃ
Ｉ ＋ Ｃ２・・・・・・容量、ｖｂｂ・・・・・・基
板電位、Ｎ１へ・Ｎ５・・・・・・節点。
ス発生回路を示す図、第２図は従来の半導体記憶装置の
Ｂ、１３．Ｇ、をホず図である。 １．３・・・・・・発振回路、２・・・・・・電源電圧
低下検出回路、Ａ１〜Ａ□及び８１〜８ｍ・・・・・・
インバータ、Ｍ・・・・・・ＮＯＲ論理ゲート、Ｑｌ、
Ｃ２゜Ｃ３，Ｃ４，Ｃ５，Ｃ６・・・・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｒ１・・・・・・抵抗素子、Ｃ
Ｉ ＋ Ｃ２・・・・・・容量、ｖｂｂ・・・・・・基
板電位、Ｎ１へ・Ｎ５・・・・・・節点。
Claims (1)
- 発振回路と、一定電源圧以下の場合に、電圧低下を検出
する電源電圧低下検出と、該電源電圧低下検出回路の出
力により、前記発振回路を停止させる手段とを有するこ
とを特徴とする半導体記憶装置の基板バイアス発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006366A JPH02186672A (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置の基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006366A JPH02186672A (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置の基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186672A true JPH02186672A (ja) | 1990-07-20 |
Family
ID=11636365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006366A Pending JPH02186672A (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置の基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152791A (ja) * | 1989-11-09 | 1991-06-28 | Mitsubishi Electric Corp | 基板バイアス電圧発生回路 |
| JPH04114393A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-01-12 JP JP1006366A patent/JPH02186672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152791A (ja) * | 1989-11-09 | 1991-06-28 | Mitsubishi Electric Corp | 基板バイアス電圧発生回路 |
| JPH04114393A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体集積回路 |
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