JPH1188148A - Ｅｃｌ論理回路 - Google Patents
Ｅｃｌ論理回路Info
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- JPH1188148A JPH1188148A JP9238627A JP23862797A JPH1188148A JP H1188148 A JPH1188148 A JP H1188148A JP 9238627 A JP9238627 A JP 9238627A JP 23862797 A JP23862797 A JP 23862797A JP H1188148 A JPH1188148 A JP H1188148A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【課題】ベース応答時間に加えて実効負荷抵抗を下げる
ことによりコレクタ応答時間を小さくしてＥＣＬ論理回
路を高速化し、かつ回路ゲインを低下させないでＥＣＬ
論理回路の出力振幅レベルを実用上問題ないレベルまで
大きくしたＥＣＬ論理回路を提供する 【解決手段】ＥＣＬ論理回路の出力負荷を、トランジス
タとそのトランジスタのベースと電源間に接続した抵抗
とで構成する。
ことによりコレクタ応答時間を小さくしてＥＣＬ論理回
路を高速化し、かつ回路ゲインを低下させないでＥＣＬ
論理回路の出力振幅レベルを実用上問題ないレベルまで
大きくしたＥＣＬ論理回路を提供する 【解決手段】ＥＣＬ論理回路の出力負荷を、トランジス
タとそのトランジスタのベースと電源間に接続した抵抗
とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＬ（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）論理回路に関
し、特にＥＣＬ論理回路の高速化に関する。
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）論理回路に関
し、特にＥＣＬ論理回路の高速化に関する。
【０００２】
【従来の技術】従来のＥＣＬ論理回路で構成されたＯＲ
回路１０とこのＯＲ回路１０に接続する後段回路の一例
を図３に示す。図３を参照すると、入力トランジスタＱ
１，Ｑ２と被入力トランジスタＱ３は、それぞれのエミ
ッタを共通の定電流源に接続した差動アンプを構成し、
それらのコレクタに接続される出力負荷は抵抗Ｒ１，Ｒ
２を用いて構成される。
回路１０とこのＯＲ回路１０に接続する後段回路の一例
を図３に示す。図３を参照すると、入力トランジスタＱ
１，Ｑ２と被入力トランジスタＱ３は、それぞれのエミ
ッタを共通の定電流源に接続した差動アンプを構成し、
それらのコレクタに接続される出力負荷は抵抗Ｒ１，Ｒ
２を用いて構成される。
【０００３】また容量Ｃ１，Ｃ２は、それぞれＯＲ回路
１０の出力端子であるＯｕｔ１，Ｏｕｔ２バーから後段
回路２０の入力に接続する配線のＧＮＤに対する寄生容
量である。ＯＲ回路１０において、被入力端子３に基準
電位を入力し、入力端子１，２にＥＣＬレベルの入力信
号を印加すると、出力端子Ｏｕｔ１，Ｏｕｔ１バーに入
力信号の論理和が出力される。
１０の出力端子であるＯｕｔ１，Ｏｕｔ２バーから後段
回路２０の入力に接続する配線のＧＮＤに対する寄生容
量である。ＯＲ回路１０において、被入力端子３に基準
電位を入力し、入力端子１，２にＥＣＬレベルの入力信
号を印加すると、出力端子Ｏｕｔ１，Ｏｕｔ１バーに入
力信号の論理和が出力される。
【０００４】図３に示すＯＲ回路１０及び一般のＥＣＬ
論理回路の高速性能は、ＥＣＬ論理回路を構成するトラ
ンジスタそのもののスイッチング応答と、出力抵抗とこ
の出力抵抗に接続する全負荷容量（すなわち出力抵抗に
接続する負荷容量と配線及び抵抗に付随する寄生容量と
の加算値）との時定数とにより決定される。
論理回路の高速性能は、ＥＣＬ論理回路を構成するトラ
ンジスタそのもののスイッチング応答と、出力抵抗とこ
の出力抵抗に接続する全負荷容量（すなわち出力抵抗に
接続する負荷容量と配線及び抵抗に付随する寄生容量と
の加算値）との時定数とにより決定される。
【０００５】従って、ＥＣＬ論理回路を高速化するため
には、プロセスの微細化によるトランジスタの速度向上
と、出力負荷抵抗値を下げるための電流及びゲインの最
適化、さらに寄生容量を低減するためのレイアウト設計
上の考慮が必要とされていた。
には、プロセスの微細化によるトランジスタの速度向上
と、出力負荷抵抗値を下げるための電流及びゲインの最
適化、さらに寄生容量を低減するためのレイアウト設計
上の考慮が必要とされていた。
【０００６】次に、ＥＣＬ論理回路のスイッチング速度
を決定する要因について説明する。ＥＣＬ論理回路のス
イッチング速度は、次の３つの要因に分けて考えること
ができる。
を決定する要因について説明する。ＥＣＬ論理回路のス
イッチング速度は、次の３つの要因に分けて考えること
ができる。
【０００７】１）ＥＣＬ論理回路を構成するトランジス
タのスイッチング応答時間 これは、トランジスタの順方向遷移時間τｆで表すこと
ができ、プロセスの微細化とともに順方向遷移時間τｆ
は大幅に小さくなってきている。
タのスイッチング応答時間 これは、トランジスタの順方向遷移時間τｆで表すこと
ができ、プロセスの微細化とともに順方向遷移時間τｆ
は大幅に小さくなってきている。
【０００８】２）ベース応答時間（ミラー応答時間） これは、Ｇ０・ｒｂｂ・Ｃｊｃとして表すことができ
る。ここで、Ｇ０は回路ゲイン、ｒｂｂはベース抵抗、
Ｃｊｃはベース・コレクタ接合容量である。ベース抵抗
ｒｂｂ及びベース・コレクタ接合容量Ｃｊｃは、プロセ
スの微細化とともに小さくすることが可能であるが、回
路ゲインＧ０は回路構成から定まる定数であり、ベース
応答時間を小さくするためには回路ゲインＧ０を小さく
することが必須である。
る。ここで、Ｇ０は回路ゲイン、ｒｂｂはベース抵抗、
Ｃｊｃはベース・コレクタ接合容量である。ベース抵抗
ｒｂｂ及びベース・コレクタ接合容量Ｃｊｃは、プロセ
スの微細化とともに小さくすることが可能であるが、回
路ゲインＧ０は回路構成から定まる定数であり、ベース
応答時間を小さくするためには回路ゲインＧ０を小さく
することが必須である。
【０００９】３）コレクタ応答時間（抵抗負荷応答時
間） これは、ＲＬ・Ｃｊｓ＋ＲＬ・ＣＬとして表すことがで
きる。ここで、ＲＬは負荷抵抗、Ｃｊｓはコレクタ・半
導体基板間接合容量、ＣＬは負荷容量である。コレクタ
・半導体基板間接合容量Ｃｊｓ及び負荷容量ＣＬはプロ
セスの微細化とともに小さくなるが、負荷抵抗ＲＬは
２）で述べた回路ゲインＧ０と同様に、回路構成から定
まる定数であり、コレクタ応答時間を小さくするために
は負荷抵抗ＲＬを小さくするように回路構成する必要が
ある。
間） これは、ＲＬ・Ｃｊｓ＋ＲＬ・ＣＬとして表すことがで
きる。ここで、ＲＬは負荷抵抗、Ｃｊｓはコレクタ・半
導体基板間接合容量、ＣＬは負荷容量である。コレクタ
・半導体基板間接合容量Ｃｊｓ及び負荷容量ＣＬはプロ
セスの微細化とともに小さくなるが、負荷抵抗ＲＬは
２）で述べた回路ゲインＧ０と同様に、回路構成から定
まる定数であり、コレクタ応答時間を小さくするために
は負荷抵抗ＲＬを小さくするように回路構成する必要が
ある。
【００１０】次に、図４に示すように入力差動トランジ
スタのコレクタにカスコード接続して２）で述べたベー
ス応答時間を改善したＯＲ回路１１と、このＯＲ回路１
１に接続する後段回路２０について説明する。
スタのコレクタにカスコード接続して２）で述べたベー
ス応答時間を改善したＯＲ回路１１と、このＯＲ回路１
１に接続する後段回路２０について説明する。
【００１１】図４に示すＯＲ回路１１において、図３と
同様に、入力トランジスタＱ１，Ｑ２と被入力トランジ
スタＱ３は、それぞれのエミッタを共通の定電流源に接
続した差動アンプを構成し、それらのコレクタにそれぞ
れエミッタを接続したトランジスタＱ４，Ｑ５とはカス
コード接続をしている。また、トランジスタＱ４，Ｑ５
のコレクタにそれぞれ負荷抵抗Ｒ１，Ｒ２が接続され、
各ベースにはバイアス端子４が接続され一定バイアスが
トランジスタＱ４，Ｑ５のベースに供給される。ＯＲ回
路１１の回路動作は、図３に示すＯＲ回路１０と同様で
あり、被入力端子３に基準電位を入力し、入力端子１，
２にＥＣＬレベルの入力信号を印加すると、出力端子Ｏ
ｕｔ２，Ｏｕｔ２バーに入力信号の論理和が出力され
る。
同様に、入力トランジスタＱ１，Ｑ２と被入力トランジ
スタＱ３は、それぞれのエミッタを共通の定電流源に接
続した差動アンプを構成し、それらのコレクタにそれぞ
れエミッタを接続したトランジスタＱ４，Ｑ５とはカス
コード接続をしている。また、トランジスタＱ４，Ｑ５
のコレクタにそれぞれ負荷抵抗Ｒ１，Ｒ２が接続され、
各ベースにはバイアス端子４が接続され一定バイアスが
トランジスタＱ４，Ｑ５のベースに供給される。ＯＲ回
路１１の回路動作は、図３に示すＯＲ回路１０と同様で
あり、被入力端子３に基準電位を入力し、入力端子１，
２にＥＣＬレベルの入力信号を印加すると、出力端子Ｏ
ｕｔ２，Ｏｕｔ２バーに入力信号の論理和が出力され
る。
【００１２】このＯＲ回路では、入力端子１，２から電
源に対しての回路ゲインが理論計算上は１となるため、
上記の２）で説明したベース応答時間Ｇ０・ｒｂｂ・Ｃ
ｊｃの回路ゲインＧ０がＯＲ回路１０の回路ゲインに比
べて小さくなり、ベース応答時間を小さくすることがで
きる。シミュレーションにより、ＯＲ回路１１のスイッ
チング応答時間は、ＯＲ回路１０のスイッチング応答時
間に比べて５〜６％程度改善することが示された。
源に対しての回路ゲインが理論計算上は１となるため、
上記の２）で説明したベース応答時間Ｇ０・ｒｂｂ・Ｃ
ｊｃの回路ゲインＧ０がＯＲ回路１０の回路ゲインに比
べて小さくなり、ベース応答時間を小さくすることがで
きる。シミュレーションにより、ＯＲ回路１１のスイッ
チング応答時間は、ＯＲ回路１０のスイッチング応答時
間に比べて５〜６％程度改善することが示された。
【００１３】
【発明が解決しようとする課題】上述した従来のＥＣＬ
論理回路は、プロセスの微細化と入力差動トランジスタ
をカスコード接続することにより、トランジスタのスイ
ッチング応答時間及びベース応答時間を小さくできるも
のの、コレクタ応答時間を小さくすることは困難であっ
た。すなわち、回路ゲインを確保するために負荷抵抗Ｒ
Ｌの値をある程度以上大きくする必要があり、一方負荷
抵抗ＲＬを大きくすると、コレクタ応答速度が遅くなる
という問題がある。
論理回路は、プロセスの微細化と入力差動トランジスタ
をカスコード接続することにより、トランジスタのスイ
ッチング応答時間及びベース応答時間を小さくできるも
のの、コレクタ応答時間を小さくすることは困難であっ
た。すなわち、回路ゲインを確保するために負荷抵抗Ｒ
Ｌの値をある程度以上大きくする必要があり、一方負荷
抵抗ＲＬを大きくすると、コレクタ応答速度が遅くなる
という問題がある。
【００１４】このため、本発明の目的は、ベース応答時
間に加えてコレクタ応答時間を小さくしてＥＣＬ論理回
路を高速化し、かつ回路ゲインを低下させないでＥＣＬ
論理回路の出力振幅レベルを実用上問題ないレベルまで
大きくしたＥＣＬ論理回路を提供することにある。
間に加えてコレクタ応答時間を小さくしてＥＣＬ論理回
路を高速化し、かつ回路ゲインを低下させないでＥＣＬ
論理回路の出力振幅レベルを実用上問題ないレベルまで
大きくしたＥＣＬ論理回路を提供することにある。
【００１５】
【課題を解決するための手段】そのため、本発明による
ＥＣＬ論理回路は、入力信号が各ベースに印加される差
動バイポーラトランジスタと、前記差動バイポーラトラ
ンジスタのコレクタに接続した負荷用トランジスタと、
前記負荷用トランジスタのベースと電源間に接続した抵
抗とを有している。
ＥＣＬ論理回路は、入力信号が各ベースに印加される差
動バイポーラトランジスタと、前記差動バイポーラトラ
ンジスタのコレクタに接続した負荷用トランジスタと、
前記負荷用トランジスタのベースと電源間に接続した抵
抗とを有している。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は、本発明のＥＣＬ論理回路の実施の
形態を示す回路図であり、図３に示す従来例と共通の構
成要素には共通の参照文字／数字を付してある。
形態を示す回路図であり、図３に示す従来例と共通の構
成要素には共通の参照文字／数字を付してある。
【００１８】図１を参照すると、ＯＲ回路１００を構成
する入力トランジスタＱ１，Ｑ２と被入力トランジスタ
Ｑ３は、それぞれのエミッタを共通の定電流源に接続し
た差動アンプを構成し、それらのコレクタに接続される
出力負荷は、トランジスタＱ６，Ｑ７とトランジスタＱ
６，Ｑ７の各ベースと電源間に接続されたポリシリコ
ン、薄膜抵抗など寄生容量が少ない抵抗Ｒ３，Ｒ４とで
構成される。また、容量Ｃ１，Ｃ２はＯＲ回路１００の
出力端子Ｏｕｔ３，Ｏｕｔ３バーとトランジスタＱ８，
Ｑ９を含む後段回路２０の各入力端子を配線する配線の
ＧＮＤに対する寄生容量である。
する入力トランジスタＱ１，Ｑ２と被入力トランジスタ
Ｑ３は、それぞれのエミッタを共通の定電流源に接続し
た差動アンプを構成し、それらのコレクタに接続される
出力負荷は、トランジスタＱ６，Ｑ７とトランジスタＱ
６，Ｑ７の各ベースと電源間に接続されたポリシリコ
ン、薄膜抵抗など寄生容量が少ない抵抗Ｒ３，Ｒ４とで
構成される。また、容量Ｃ１，Ｃ２はＯＲ回路１００の
出力端子Ｏｕｔ３，Ｏｕｔ３バーとトランジスタＱ８，
Ｑ９を含む後段回路２０の各入力端子を配線する配線の
ＧＮＤに対する寄生容量である。
【００１９】ＯＲ回路１００の基本動作は、被入力端子
３に基準電位を入力し、入力端子１，２にＥＣＬレベル
の入力信号を印加すると、出力端子Ｏｕｔ３，Ｏｕｔ３
バーに入力信号の論理和が出力される。すなわち、入力
端子１，２に共にＥＣＬロウレベルが入力すると、トラ
ンジスタＱ１，Ｑ２は共にオフ、トランジスタＱ３がオ
ンする。従って、出力端子Ｏｕｔ３はロウレベルにな
り、出力端子Ｏｕｔ３バーはハイレベルとなる。これよ
り、後段回路を構成するトランジスタＱ８がオンし、ト
ランジスタＱ９がオフする。
３に基準電位を入力し、入力端子１，２にＥＣＬレベル
の入力信号を印加すると、出力端子Ｏｕｔ３，Ｏｕｔ３
バーに入力信号の論理和が出力される。すなわち、入力
端子１，２に共にＥＣＬロウレベルが入力すると、トラ
ンジスタＱ１，Ｑ２は共にオフ、トランジスタＱ３がオ
ンする。従って、出力端子Ｏｕｔ３はロウレベルにな
り、出力端子Ｏｕｔ３バーはハイレベルとなる。これよ
り、後段回路を構成するトランジスタＱ８がオンし、ト
ランジスタＱ９がオフする。
【００２０】一方、入力端子１，２のいずれか一方ある
いは両方にＥＣＬハイレベルが入力すると、トランジス
タＱ１，Ｑ２はいずれか一方あるいは両方がオンし、ト
ランジスタＱ３がオフする。従って、出力端子Ｏｕｔ３
はハイレベルになり、出力端子Ｏｕｔ３バーはロウレベ
ルとなる。これより、トランジスタＱ８がオフし、トラ
ンジスタＱ９がオンする。
いは両方にＥＣＬハイレベルが入力すると、トランジス
タＱ１，Ｑ２はいずれか一方あるいは両方がオンし、ト
ランジスタＱ３がオフする。従って、出力端子Ｏｕｔ３
はハイレベルになり、出力端子Ｏｕｔ３バーはロウレベ
ルとなる。これより、トランジスタＱ８がオフし、トラ
ンジスタＱ９がオンする。
【００２１】ここで、出力端子Ｏｕｔ３の直流レベルに
おける高電位をＶｏｕｔ（Ｈ）、低電位をＶｏｕｔ
（Ｌ）とすると、各電位は次式により得ることができ
る。
おける高電位をＶｏｕｔ（Ｈ）、低電位をＶｏｕｔ
（Ｌ）とすると、各電位は次式により得ることができ
る。
【００２２】 Ｖｏｕｔ（Ｈ）＝Ｖｃｃ−（ｋＴ／ｑ）・ｌｎ（Ｉ２／Ｉｓ） ・・・（１） Ｖｏｕｔ（Ｌ）＝Ｖｃｃ−（ｋＴ／ｑ）・ｌｎ（Ｉ１／Ｉｓ）−Ｒ・Ｉ１／ｈ ＦＥ ・・・（２） ここで、Ｖｃｃは電源電圧、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電子の電荷量、Ｉｓは逆飽和電流、Ｉ１
はトランジスタＱ３がオンしたときのトランジスタＱ７
のエミッタ電流、Ｉ２はトランジスタＱ３がオフ、トラ
ンジスタＱ９がオンしたときのトランジスタＱ９のベー
ス電流、Ｒは抵抗Ｒ３，Ｒ４の抵抗値、ｈＦＥはトラン
ジスタＱ７の直流電流増幅率である。
絶対温度、ｑは電子の電荷量、Ｉｓは逆飽和電流、Ｉ１
はトランジスタＱ３がオンしたときのトランジスタＱ７
のエミッタ電流、Ｉ２はトランジスタＱ３がオフ、トラ
ンジスタＱ９がオンしたときのトランジスタＱ９のベー
ス電流、Ｒは抵抗Ｒ３，Ｒ４の抵抗値、ｈＦＥはトラン
ジスタＱ７の直流電流増幅率である。
【００２３】従って、（１）式及び（２）式より出力端
子Ｏｕｔ３の直流レベルでの直流出力振幅ΔＶｏｕｔ
（ＤＣ）は、次の（３）式により得ることができる。
子Ｏｕｔ３の直流レベルでの直流出力振幅ΔＶｏｕｔ
（ＤＣ）は、次の（３）式により得ることができる。
【００２４】 ΔＶｏｕｔ（ＤＣ）＝Ｖｏｕｔ（Ｈ）−Ｖｏｕｔ（Ｌ）＝（ｋＴ／ｑ）・ｌｎ （Ｉ１／Ｉ２）＋Ｒ・Ｉ１／ｈＦＥ＝（ｋＴ／ｑ）・ｌｎｈＦＥ＋Ｒ・Ｉｃ／ｈ ＦＥ ・・・（３） ここで、Ｉｃは定電流源を流れる電流であり、トランジ
スタＱ７，Ｑ９の直流電流増幅率ｈＦＥはそれぞれ等し
いとし、Ｉ１＝Ｉｃ，Ｉ２＝Ｉ１／ｈＦＥの関係を用い
た。
スタＱ７，Ｑ９の直流電流増幅率ｈＦＥはそれぞれ等し
いとし、Ｉ１＝Ｉｃ，Ｉ２＝Ｉ１／ｈＦＥの関係を用い
た。
【００２５】また、交流信号が入力した場合の出力端子
Ｏｕｔ３における交流出力振幅ΔＶｏｕｔ（ＡＣ）は、
（３）式からわかるように次の（４）式により計算する
ことができる。
Ｏｕｔ３における交流出力振幅ΔＶｏｕｔ（ＡＣ）は、
（３）式からわかるように次の（４）式により計算する
ことができる。
【００２６】 ΔＶｏｕｔ（ＡＣ）＝（ｋＴ／ｑ）・ｌｎｈｆｅ＋Ｒ・Ｉ１／ｈｆｅ ・・・・（４） ここで、ｈｆｅはトランジスタＱ７の交流電流増幅率で
ある。また、交流信号が入力したときの実効負荷抵抗Ｒ
（ＡＣ）は、次の（５）式により得ることができる。
ある。また、交流信号が入力したときの実効負荷抵抗Ｒ
（ＡＣ）は、次の（５）式により得ることができる。
【００２７】 Ｒ（ＡＣ）＝α・（ｈｆｅ／ｈＦＥ）・（ｒｅ（Ｉｃ／２）＋Ｒ／ｈｆｅ） ・・・（５） ここで、αは定数、ｒｅ（Ｉｃ／２）はコレクタ電流が
Ｉｃ／２のときのトランジスタＱ７のエミッタ抵抗であ
る。
Ｉｃ／２のときのトランジスタＱ７のエミッタ抵抗であ
る。
【００２８】（４）式からわかるように、交流電流増幅
率ｈｆｅを高くすることにより交流出力振幅ΔＶｏｕｔ
（ＡＣ）を大きくすることができる。一方、（５）式か
らわかるように、交流出力振幅ΔＶｏｕｔ（ＡＣ）は
（ｈｆｅ／ｈＦＥ）の項だけ低下し、さらに（５）式の
第２項はｈｆｅで除算されるため実効値Ｒ（ＡＣ）を従
来のＥＣＬ論理回路における負荷抵抗ＲＬに比べて大幅
に小さくすることができる。
率ｈｆｅを高くすることにより交流出力振幅ΔＶｏｕｔ
（ＡＣ）を大きくすることができる。一方、（５）式か
らわかるように、交流出力振幅ΔＶｏｕｔ（ＡＣ）は
（ｈｆｅ／ｈＦＥ）の項だけ低下し、さらに（５）式の
第２項はｈｆｅで除算されるため実効値Ｒ（ＡＣ）を従
来のＥＣＬ論理回路における負荷抵抗ＲＬに比べて大幅
に小さくすることができる。
【００２９】従って、負荷抵抗の実効値を下げることが
できるので、コレクタ応答時間が高速化し、ＥＣＬ論理
回路全体としての高速性能が大幅に改善される。
できるので、コレクタ応答時間が高速化し、ＥＣＬ論理
回路全体としての高速性能が大幅に改善される。
【００３０】また、スイッチング応答の際に回路ゲイン
が非線形となり出力信号に歪が生じることが懸念される
が、アナログ動作ではなく論理動作としての応用では、
出力信号を差動で受けるように回路を構成すれば問題な
い。
が非線形となり出力信号に歪が生じることが懸念される
が、アナログ動作ではなく論理動作としての応用では、
出力信号を差動で受けるように回路を構成すれば問題な
い。
【００３１】ここで具体的に、定電流源を流れる電流Ｉ
ｃを０．５ｍＡ、直流電流増幅率ｈＦＥを１００、交流
電流増幅率ｈｆｅを２０、トランジスタＱ６，Ｑ７の各
ベースと電源に接続している抵抗Ｒ３，Ｒ４の抵抗値Ｒ
を３０ＫΩ、エミッタ抵抗ｒｅ（２５０μＡ）を１０４
Ωとすると、（３）式及び（５）式は次のように
（３）’及び（５）’として計算される。
ｃを０．５ｍＡ、直流電流増幅率ｈＦＥを１００、交流
電流増幅率ｈｆｅを２０、トランジスタＱ６，Ｑ７の各
ベースと電源に接続している抵抗Ｒ３，Ｒ４の抵抗値Ｒ
を３０ＫΩ、エミッタ抵抗ｒｅ（２５０μＡ）を１０４
Ωとすると、（３）式及び（５）式は次のように
（３）’及び（５）’として計算される。
【００３２】 ΔＶｏｕｔ（ＤＣ）＝２６ｍＶ・ｌｎ（１００）＋３０ＫΩ・０．５ｍＡ／１ ００＝２７０ｍＶ ・・・（３）’ ＲＬ（ＡＣ）＝２０／１００・（１０４＋３０ＫΩ／２０）＝３２０Ω ・・・（５）’ ここで、（５）式のαは経験上の値として１を用いた。
【００３３】一方、従来のＥＣＬ論理回路の実効負荷抵
抗はΔＶｏｕｔ（ＤＣ）／Ｉｃで計算することができ、
（３）’式よりΔＶｏｕｔ（ＤＣ）／Ｉｃ＝２７０ｍＶ
／０．５ｍＡ＝５４０Ωとなる。この値と（４）’式と
を比較すると、本発明のＥＣＬ論理回路において、実効
負荷抵抗Ｒ（ＡＣ）は従来のＥＣＬ論理回路の実効負荷
抵抗に比べて４０％小さくなることがわかる。
抗はΔＶｏｕｔ（ＤＣ）／Ｉｃで計算することができ、
（３）’式よりΔＶｏｕｔ（ＤＣ）／Ｉｃ＝２７０ｍＶ
／０．５ｍＡ＝５４０Ωとなる。この値と（４）’式と
を比較すると、本発明のＥＣＬ論理回路において、実効
負荷抵抗Ｒ（ＡＣ）は従来のＥＣＬ論理回路の実効負荷
抵抗に比べて４０％小さくなることがわかる。
【００３４】また、本発明によるＥＣＬ論理回路のスイ
ッチング速度は、前述のようにプロセスによって異なる
ものの、標準プロセスの一例として、τｆ＝１０ｐＳ、
ｒｂｂ＝１ｋΩ、Ｃｊｃ＝１０ｆＦ、Ｃｊｓ＝５０ｆ
Ｆ、ＣＬ＝１００ｆＦの値を用いて計算すると、１）ト
ランジスタのスイッチング応答時間τｆ、２）ベース応
答時間Ｇ０・ｒｂｂ・Ｃｊｃ、３）コレクタ応答時間Ｒ
Ｌ・Ｃｊｓ＋ＲＬ・ＣＬはそれぞれ、次のように計算さ
れる。
ッチング速度は、前述のようにプロセスによって異なる
ものの、標準プロセスの一例として、τｆ＝１０ｐＳ、
ｒｂｂ＝１ｋΩ、Ｃｊｃ＝１０ｆＦ、Ｃｊｓ＝５０ｆ
Ｆ、ＣＬ＝１００ｆＦの値を用いて計算すると、１）ト
ランジスタのスイッチング応答時間τｆ、２）ベース応
答時間Ｇ０・ｒｂｂ・Ｃｊｃ、３）コレクタ応答時間Ｒ
Ｌ・Ｃｊｓ＋ＲＬ・ＣＬはそれぞれ、次のように計算さ
れる。
【００３５】１）トランジスタのスイッチング応答時間
τｆ：１０ｐＳ ２）ベース応答時間Ｇ０・ｒｂｂ・Ｃｊｃ：２．６×１
ｋΩ×１０ｆＦ＝２６ｐＳとなる。ここで、Ｇ０＝ΔＶ
ｏｕｔ（ＤＣ）／（４ｋＴ／ｑ）＝２７０ｍＶ／（４×
２６ｍＶ）＝２．６として計算した。
τｆ：１０ｐＳ ２）ベース応答時間Ｇ０・ｒｂｂ・Ｃｊｃ：２．６×１
ｋΩ×１０ｆＦ＝２６ｐＳとなる。ここで、Ｇ０＝ΔＶ
ｏｕｔ（ＤＣ）／（４ｋＴ／ｑ）＝２７０ｍＶ／（４×
２６ｍＶ）＝２．６として計算した。
【００３６】３）コレクタ応答時間ＲＬ・Ｃｊｓ＋ＲＬ
・ＣＬ：（５）’式のＲＬ（ＡＣ）を用いて計算する
と、３２０Ω・（５０ｆＦ＋１００ｆＦ）＝４８ｐＳと
なる。ちなみに、従来のＥＣＬ論理回路でコレクタ応答
時間が８０ｐＳとなり、実効負荷抵抗Ｒ（ＡＣ）が従来
のＥＣＬ論理回路の実効負荷抵抗に比べて４０％低下す
ることに対応して、４０％高速化することがわかる。
・ＣＬ：（５）’式のＲＬ（ＡＣ）を用いて計算する
と、３２０Ω・（５０ｆＦ＋１００ｆＦ）＝４８ｐＳと
なる。ちなみに、従来のＥＣＬ論理回路でコレクタ応答
時間が８０ｐＳとなり、実効負荷抵抗Ｒ（ＡＣ）が従来
のＥＣＬ論理回路の実効負荷抵抗に比べて４０％低下す
ることに対応して、４０％高速化することがわかる。
【００３７】上記の計算結果より、トータルのスイッチ
ング時間は１０ｐＳ＋２６ｐＳ＋４８ｐＳ＝８４ｐＳと
なり、従来のＥＣＬ論理回路のトータルスイッチング時
間１０ｐＳ＋２６ｐＳ＋８０ｐＳ＝１１６ｐＳに比べ
て、８４／１１６＝０．７２すなわち２８％トータルス
イッチング時間が高速化することがわかる。
ング時間は１０ｐＳ＋２６ｐＳ＋４８ｐＳ＝８４ｐＳと
なり、従来のＥＣＬ論理回路のトータルスイッチング時
間１０ｐＳ＋２６ｐＳ＋８０ｐＳ＝１１６ｐＳに比べ
て、８４／１１６＝０．７２すなわち２８％トータルス
イッチング時間が高速化することがわかる。
【００３８】また今後、プロセスの微細化進むにつれ
て、トータルスイッチング時間に占めるコレクタ応答時
間の割合が大きくなるため、一層高速化を計ることがで
きる。
て、トータルスイッチング時間に占めるコレクタ応答時
間の割合が大きくなるため、一層高速化を計ることがで
きる。
【００３９】次に、本発明のＥＣＬ論理回路の第２の実
施の形態について説明する。
施の形態について説明する。
【００４０】図２は、本発明のＥＣＬ論理回路の第２の
実施の形態を示す回路図であり、マスタフリップフロッ
プ３０と、スレーブフリップフロップ４０とからなる。
マスタフリップフロップ３０は、差動トランジスタＱ１
０，Ｑ１１と、トランジスタＱ１０，Ｑ１１の各コレク
タと電源間に接続したトランジスタＱ６，Ｑ７と、トラ
ンジスタＱ６，Ｑ７の各ベースと電源間に接続した抵抗
Ｒ３，Ｒ４と、トランジスタＱ１０，Ｑ１１の共通エミ
ッタと定電流源との間に接続したトランジスタＱ１２と
から構成される。また、トランジスタＱ１２のベースに
はクロック入力端子６が接続し、トランジスタＱ１０，
Ｑ１１の各ベースには、それぞれデータ入力端子４及び
反転データ入力端子５とが接続する。
実施の形態を示す回路図であり、マスタフリップフロッ
プ３０と、スレーブフリップフロップ４０とからなる。
マスタフリップフロップ３０は、差動トランジスタＱ１
０，Ｑ１１と、トランジスタＱ１０，Ｑ１１の各コレク
タと電源間に接続したトランジスタＱ６，Ｑ７と、トラ
ンジスタＱ６，Ｑ７の各ベースと電源間に接続した抵抗
Ｒ３，Ｒ４と、トランジスタＱ１０，Ｑ１１の共通エミ
ッタと定電流源との間に接続したトランジスタＱ１２と
から構成される。また、トランジスタＱ１２のベースに
はクロック入力端子６が接続し、トランジスタＱ１０，
Ｑ１１の各ベースには、それぞれデータ入力端子４及び
反転データ入力端子５とが接続する。
【００４１】スレーブフリップフロップ４０は、差動ト
ランジスタＱ１４，Ｑ１５とＱ１４，Ｑ１５の共通エミ
ッタと定電流源との間に接続したトランジスタＱ１３と
から構成される。また、トランジスタＱ１４，Ｑ１５の
各コレクタには、それぞれＱ出力端子８及びＱバー出力
端子９とが接続する図２に示す本発明によるＥＣＬ論理
回路は、高周波の信号をデジタル信号処理回路で処理可
能な周波数まで下げる分周回路などに用いることができ
る。
ランジスタＱ１４，Ｑ１５とＱ１４，Ｑ１５の共通エミ
ッタと定電流源との間に接続したトランジスタＱ１３と
から構成される。また、トランジスタＱ１４，Ｑ１５の
各コレクタには、それぞれＱ出力端子８及びＱバー出力
端子９とが接続する図２に示す本発明によるＥＣＬ論理
回路は、高周波の信号をデジタル信号処理回路で処理可
能な周波数まで下げる分周回路などに用いることができ
る。
【００４２】また、差動トランジスタＱ１０，Ｑ１１の
各コレクタと電源間には、図１に示すＯＲ回路１００と
同様に、ベースと電源間に抵抗を接続したトランジスタ
Ｑ６，Ｑ７が接続しているため、ベース応答時間に加え
てコレクタ応答時間を小さくしてデータ入力端子４及び
反転データ入力端子５からＱ出力端子８及びＱバー出力
端子９までのトータルスイッチング時間を高速化し、か
つ回路ゲインを高くしてＥＣＬ論理回路の出力振幅レベ
ルを実用上問題ないレベルまで大きくしたＥＣＬ論理回
路を提供することができる。
各コレクタと電源間には、図１に示すＯＲ回路１００と
同様に、ベースと電源間に抵抗を接続したトランジスタ
Ｑ６，Ｑ７が接続しているため、ベース応答時間に加え
てコレクタ応答時間を小さくしてデータ入力端子４及び
反転データ入力端子５からＱ出力端子８及びＱバー出力
端子９までのトータルスイッチング時間を高速化し、か
つ回路ゲインを高くしてＥＣＬ論理回路の出力振幅レベ
ルを実用上問題ないレベルまで大きくしたＥＣＬ論理回
路を提供することができる。
【００４３】
【発明の効果】以上説明したように、本発明のＥＣＬ論
理回路は、その出力負荷をトランジスタとそのトランジ
スタのベースと電源間に接続した抵抗とで構成すること
により、実効負荷抵抗を小さくし、ＥＣＬ論理回路を大
幅に高速化することができる。
理回路は、その出力負荷をトランジスタとそのトランジ
スタのベースと電源間に接続した抵抗とで構成すること
により、実効負荷抵抗を小さくし、ＥＣＬ論理回路を大
幅に高速化することができる。
【００４４】また、高周波のスイッチング動作時にはト
ランジスタ交流電流増幅率ｈｆｅの低下によるゲイン補
正を行うことにより高速性能を大幅に改善することがで
きる。
ランジスタ交流電流増幅率ｈｆｅの低下によるゲイン補
正を行うことにより高速性能を大幅に改善することがで
きる。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】従来技術による抵抗負荷型のＥＣＬＯＲ回路で
ある。
ある。
【図４】従来技術によるカスコード接続のＥＣＬＯＲ回
路である。
路である。
１，２ 入力端子 ３ 被入力端子 ４ データ入力端子 ５ 反転データ入力端子 ６ クロック入力端子 ７ 反転クロック入力端子 ８ Ｑ出力端子 ９ Ｑバー出力端子 １０，１１，１００ ＯＲ回路 ２０ 後段回路 ３０ マスタフリップフロップ ４０ スレーブフリップフロップ Ｑ１〜Ｑ１５ トランジスタ Ｒ１〜Ｒ４ 抵抗 Ｃ１，Ｃ２ 寄生容量
Claims (4)
- 【請求項１】 入力信号が各ベースに印加される差動バ
イポーラトランジスタと、前記差動バイポーラトランジ
スタのコレクタに接続した負荷用トランジスタと、前記
負荷用トランジスタのベースと電源間に接続した抵抗と
を有するＥＣＬ論理回路。 - 【請求項２】 前記差動バイポーラトランジスタの各ベ
ースに入力信号とこの入力信号の反転信号が印加される
と共にそれぞれのコレクタから出力信号を取り出し、前
記差動バイポーラトランジスタの共通エミッタにコレク
タを接続しベースにクロック信号を入力するバイポーラ
トランジスタを備える請求項１記載のＥＣＬ論理回路。 - 【請求項３】 ベースに第１の入力信号が印加されコレ
クタから出力信号を取り出す第１のトランジスタ及びベ
ースに基準電圧が印加される第２のトランジスタからな
る差動バイポーラトランジスタと、 前記第１のトランジスタのエミッタ及びコレクタをそれ
ぞれ共通接続しベースに第２の入力信号が印加される第
３のトランジスタと、 前記第１のトランジスタ及び前記第２のトランジスタの
各コレクタに接続した負荷用トランジスタと、前記負荷
用トランジスタのベースと電源間に接続した抵抗とを有
するＥＣＬ論理回路。 - 【請求項４】 前記差動バイポーラトランジスタ及び前
記負荷用トランジスタは全てＮＰＮトランジスタである
請求項１乃至３記載のＥＣＬ論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238627A JPH1188148A (ja) | 1997-09-03 | 1997-09-03 | Ｅｃｌ論理回路 |
| KR1019980036057A KR19990029445A (ko) | 1997-09-03 | 1998-09-02 | 고속에서 동작가능한 이미터결합 논리회로 |
| CN98118598A CN1213224A (zh) | 1997-09-03 | 1998-09-03 | 能够在更高速度下工作的发射级耦合逻辑电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238627A JPH1188148A (ja) | 1997-09-03 | 1997-09-03 | Ｅｃｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188148A true JPH1188148A (ja) | 1999-03-30 |
Family
ID=17032964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9238627A Pending JPH1188148A (ja) | 1997-09-03 | 1997-09-03 | Ｅｃｌ論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1188148A (ja) |
| KR (1) | KR19990029445A (ja) |
| CN (1) | CN1213224A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4597966B2 (ja) * | 2003-03-14 | 2010-12-15 | エヌエックスピー ビー ヴィ | 全高調波歪みが非常に小さい正弦波成形器 |
| US7218174B2 (en) * | 2005-02-14 | 2007-05-15 | Semiconductor Components Industries, L.L.C. | Delay circuit and method therefor |
| CN113472339A (zh) * | 2021-07-07 | 2021-10-01 | 弘大芯源(深圳)半导体有限公司 | 一种在连续辐射照射下具有稳定性能的晶体管逻辑电路 |
-
1997
- 1997-09-03 JP JP9238627A patent/JPH1188148A/ja active Pending
-
1998
- 1998-09-02 KR KR1019980036057A patent/KR19990029445A/ko not_active Ceased
- 1998-09-03 CN CN98118598A patent/CN1213224A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1213224A (zh) | 1999-04-07 |
| KR19990029445A (ko) | 1999-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000905 |